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CyclonePLL
- Cyclone™ FPGA具有锁相环（PLL）和全局时钟网络，提供完整的时钟管理方案。Cyclone PLL具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。Altera® Quartus® II软件无需任何外部器件，就可以启用Cyclone PLL和相关功能。本文将介绍如何设计和使用Cyclone PLL功能。 PLL常用于同步内部器件时钟和外部时钟，使内部工作的时钟频率比外部时钟更高，时钟延迟和时钟偏移最小，减小或调整时钟
tut_nios2_introduction
- This tutorial presents an introduction to Altera’s Nios R II processor, which is a soft processor that can be in- stantiated on an Altera FPGA device. It describes the basic architecture of Nios II and its instruction set. The NiosII processor a
TYTU
- 使用Quartus II軟體，配合Altera DE2的版子來實現步進馬達的正反轉、停止和失步現象的展現-The use of Quartus II software, Altera DE2 the version with the son of the stepper motor to achieve positive, stop and show the phenomenon of out-of-step
AlteraArticleContestPapers
- 本源码为Altera中国大学生电子设计文章竞赛的历届获奖论文汇编，内容主题涵盖如下4个方面： PLD在通讯、消费类、计算机和工业控制方面的应用 Altera器件、Quartus® II 软件的设计和优化技术 Altera FPGA在数字信号处理中的应用 Nios® II 软处理器在各领域的应用 获奖作品均是是参赛者独立设计的未曾公开发表过的原创性作品，在作品原创性和特色性 、实用性（结合当前的热点应用） 和作品
KLAWIATURA_4x4_ZL9_VER2
- project is a simple keyboard 4x4 in VHDL in QUARTUS II from altera.com
firfilter14
- 用Quartus II实现综合布线，要求充分利用Altera Stratix/Stratix II的器件的DSPBLOCK资源，Quartus II综合出的系统最高工作频率达到270Mhz以上.用Verilog进行编程。-Pipeline FIR structure。
0710200134
- 本文介绍了一个多功能电子钟的设计方案。该方案具有计时、整点报时、校时、校分、闹钟等多项功能。此方案基于Altera 公司的 Cyclone 芯片及Quartus II 7.2 软件。整体设计采用自顶向下的设计思想，大量使用了器件模块化操作。本文对于研究数字钟及扩大其应用，有着非常现实的意义。-This paper describes a multi-clock design. The program has the time, the whole point of time, school ho
61EDA_C2111
- 数字下变频设计。 在ALTERA的QUARTUS ii下实现。实用，好用。--Verilog language implementation of the digital do
parallel-output-controller-(POC)
- 并行输出控制器，实现CPU与打印机之间的通信，程序基于VHDL语言，内附完整实验报告与仿真图像-The purpose of this project is to design and simulate a parallel output controller (POC)which acts an interface between system bus and printer. The Altera’s Quartus II EDA tool is recommended and provid
signaltapII_verilogDE2
- This tutorial explains how to use the SignalTap II feature within Altera’s Quartus R II software. The Signal- Tap II Embedded Logic Analyzer is a system-level debugging tool that captures and displays signals in circuits designed for implement
intro_to_quartus2_chinese
- 介绍quartus2的使用方法，中文版 第一章概述主要的图形用户界面、EDA 工具和命令行界面设计流程。接下来 每一章开头都介绍该章具体目的，并对每个任务流加以概述, 描述如何将 Quartus II 软件与现有EDA 工具和命令行设计流程集成在一起。另外，手册 还推荐了能够帮助您使用Quartus II 软件的其它资源，如Quartus II 在线 帮助和Quartus II 在线教程、应用笔记、白皮书以及Altera 网站提供的其 它文档和资源。-Introducti
modelsim_testverilog
- 本代码提供了一个简单明了的利用quartus ii 9.0调用altera-modelsim的小程序，读者可以方便的利用代码来熟悉该调用操作，在极短时间内熟悉连个软件的应用。-This code provides a simple call to use quartus ii 9.0 altera-modelsim small program, readers can easily use the code to become familiar with the call operator, i
FPGA-based-design-vending-machines
- 本系统采用了Altera的开发软件的Quarts II。该软件平台进行数字电路设计和仿真的方法；阐述了VHDL（Very High Speed Integrated Circuit Hardware Descr iption Language）语言的一些特点及语法结构；介绍了自动售货机系统的基本原理、系统组成和主要功能；并分析讨论了用VHDL语言开发自动售货机系统的设计流程。本设计利用Altera公司的开发软件Quartus II平台，采用VHDL硬件描述语言编程的设计方法设计系统核心电路的硬件
weitb
- 在数字通信中，通常直接从接收到的数字信号中提取位同步信号，这种直接法按其提取同步信号的方式，大致可分为滤波法和锁相法。锁相法是指利用锁相环来提取位同步信号的方法，本设计方案就是基于锁相环的位同步提取方法，能够比较快速地提取位同步时钟，并且设计简单，方便修改参数。采用Quartus II设计软件对系统进行了仿真试验，并用Altera的Cyclone II系列FPGA芯片Ep2c5予以实现。-In digital communication, usually from receiving direc
Chapter-2
- Verilog数字系统设计教程(第2版)”这本书的思考题没有答案，要多做实验和仿真-• Source code of designs in chapters 1 to 8. • Chapter 8 designs include the SAYEH processor, its C Compiler, and its Sort program run files. • Several Designs, including SAYEH, that are
Chapter-3
- Verilog数字系统设计教程(第2版)”这本书的思考题没有答案，要多做实验和仿真-• Source code of designs in chapters 1 to 8. • Chapter 8 designs include the SAYEH processor, its C Compiler, and its Sort program run files. • Several Designs, including SAYEH, that are
Chapter-4
- Verilog数字系统设计教程(第2版)”这本书的思考题没有答案，要多做实验和仿真-• Source code of designs in chapters 1 to 8. • Chapter 8 designs include the SAYEH processor, its C Compiler, and its Sort program run files. • Several Designs, including SAYEH, that are
Chapter-5
- Verilog数字系统设计教程(第2版)”这本书的思考题没有答案，要多做实验和仿真-• Source code of designs in chapters 1 to 8. • Chapter 8 designs include the SAYEH processor, its C Compiler, and its Sort program run files. • Several Designs, including SAYEH, that are
Chapter-6
- 练习六在verilog hdl中使用函数317 -• Source code of designs in chapters 1 to 8. • Chapter 8 designs include the SAYEH processor, its C Compiler, and its Sort program run files. • Several Designs, including SAYEH, that are programmed on
Chapter-7
- 练习七在verilog hdl中使用任务（task）319 -• Source code of designs in chapters 1 to 8. • Chapter 8 designs include the SAYEH processor, its C Compiler, and its Sort program run files. • Several Designs, including SAYEH, that are program