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covolutional
- 1/2码率，64状态，卷积编码，采用格型编码，QPSK调制-Rate 1/2, 64 state convolutional coding using trellis coding, QPSK modulation
Viterbi_Decoder_cn_v6.2
- Xilinx 卷积码译码器IP核v6.2中文翻译，可作为快速入手译码器资料。-Xilinx convolutional code decoder IP core v6.2 Chinese translation, as fast start decoder available.
802.11b_bcc-and-viterbi-encoder
- 讲解802.11b的卷积码和viterbi译码的FPGA设计实现方式和方法-intruduce the fpga realization of 802.11b protol bcc and viterbi decoder
verilog-2-1-4
- 卷积码（2,1,4）编解码的FPGA实现-Convolution code (2,1,4) decoding the FPGA implementation
宽带单载波频域均衡系统设计与FPGA实现
- 单载波频域均衡(SC-FDE)是数字通信中克服多径衰落的有效技术。宽带通信系统中 应用单载波频域均衡系统设计，实现137.5 MHz 载波下27.5 Mbps 的码元传输速率。同时在系统中 添加1/2 码率卷积码与(239,223)里德-所罗门(RS)码的级联信道纠错编码，提高系统的可靠性。完成 单载波频域均衡系统设计，分析设计系统的关键技术，最终在现场可编程门阵列硬件平台上进行 系统实现、调试和验证，完成系统实际误码率的测试。