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文件名称:uart_core(V2_0)

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [Text]
  • 上传时间：
    2012-11-16
  • 文件大小：
    2.14mb
  • 已下载：
    0次
  • 提 供 者：
    xinli*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

本例为自己编好的VHDL的基于uart的FPGA的

设计。-In this case for their own good VHDL code uart of FPGA-based design.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

uart_core(V2_0)/baudrate_moudle.vhd
uart_core(V2_0)/cnt_ctrl.vhd
uart_core(V2_0)/count_moudle0.vhd
uart_core(V2_0)/count_moudle1.vhd
uart_core(V2_0)/count_moudle2.vhd
uart_core(V2_0)/ctrl_moudle.vhd
uart_core(V2_0)/ctrl_moudle.vhd.bak
uart_core(V2_0)/db/prev_cmp_uart_core.asm.qmsg
uart_core(V2_0)/db/prev_cmp_uart_core.eda.qmsg
uart_core(V2_0)/db/prev_cmp_uart_core.fit.qmsg
uart_core(V2_0)/db/prev_cmp_uart_core.map.qmsg
uart_core(V2_0)/db/prev_cmp_uart_core.qmsg
uart_core(V2_0)/db/prev_cmp_uart_core.tan.qmsg
uart_core(V2_0)/db/uart_core.(0).cnf.cdb
uart_core(V2_0)/db/uart_core.(0).cnf.hdb
uart_core(V2_0)/db/uart_core.(1).cnf.cdb
uart_core(V2_0)/db/uart_core.(1).cnf.hdb
uart_core(V2_0)/db/uart_core.(10).cnf.cdb
uart_core(V2_0)/db/uart_core.(10).cnf.hdb
uart_core(V2_0)/db/uart_core.(11).cnf.cdb
uart_core(V2_0)/db/uart_core.(11).cnf.hdb
uart_core(V2_0)/db/uart_core.(12).cnf.cdb
uart_core(V2_0)/db/uart_core.(12).cnf.hdb
uart_core(V2_0)/db/uart_core.(13).cnf.cdb
uart_core(V2_0)/db/uart_core.(13).cnf.hdb
uart_core(V2_0)/db/uart_core.(14).cnf.cdb
uart_core(V2_0)/db/uart_core.(14).cnf.hdb
uart_core(V2_0)/db/uart_core.(15).cnf.cdb
uart_core(V2_0)/db/uart_core.(15).cnf.hdb
uart_core(V2_0)/db/uart_core.(16).cnf.cdb
uart_core(V2_0)/db/uart_core.(16).cnf.hdb
uart_core(V2_0)/db/uart_core.(2).cnf.cdb
uart_core(V2_0)/db/uart_core.(2).cnf.hdb
uart_core(V2_0)/db/uart_core.(3).cnf.cdb
uart_core(V2_0)/db/uart_core.(3).cnf.hdb
uart_core(V2_0)/db/uart_core.(4).cnf.cdb
uart_core(V2_0)/db/uart_core.(4).cnf.hdb
uart_core(V2_0)/db/uart_core.(5).cnf.cdb
uart_core(V2_0)/db/uart_core.(5).cnf.hdb
uart_core(V2_0)/db/uart_core.(6).cnf.cdb
uart_core(V2_0)/db/uart_core.(6).cnf.hdb
uart_core(V2_0)/db/uart_core.(7).cnf.cdb
uart_core(V2_0)/db/uart_core.(7).cnf.hdb
uart_core(V2_0)/db/uart_core.(8).cnf.cdb
uart_core(V2_0)/db/uart_core.(8).cnf.hdb
uart_core(V2_0)/db/uart_core.(9).cnf.cdb
uart_core(V2_0)/db/uart_core.(9).cnf.hdb
uart_core(V2_0)/db/uart_core.asm.qmsg
uart_core(V2_0)/db/uart_core.cbx.xml
uart_core(V2_0)/db/uart_core.cmp.bpm
uart_core(V2_0)/db/uart_core.cmp.cdb
uart_core(V2_0)/db/uart_core.cmp.ecobp
uart_core(V2_0)/db/uart_core.cmp.hdb
uart_core(V2_0)/db/uart_core.cmp.logdb
uart_core(V2_0)/db/uart_core.cmp.rdb
uart_core(V2_0)/db/uart_core.cmp.tdb
uart_core(V2_0)/db/uart_core.cmp0.ddb
uart_core(V2_0)/db/uart_core.db_info
uart_core(V2_0)/db/uart_core.eco.cdb
uart_core(V2_0)/db/uart_core.eda.qmsg
uart_core(V2_0)/db/uart_core.fit.qmsg
uart_core(V2_0)/db/uart_core.hier_info
uart_core(V2_0)/db/uart_core.hif
uart_core(V2_0)/db/uart_core.map.bpm
uart_core(V2_0)/db/uart_core.map.cdb
uart_core(V2_0)/db/uart_core.map.ecobp
uart_core(V2_0)/db/uart_core.map.hdb
uart_core(V2_0)/db/uart_core.map.logdb
uart_core(V2_0)/db/uart_core.map.qmsg
uart_core(V2_0)/db/uart_core.map_bb.cdb
uart_core(V2_0)/db/uart_core.map_bb.hdb
uart_core(V2_0)/db/uart_core.map_bb.hdbx
uart_core(V2_0)/db/uart_core.map_bb.logdb
uart_core(V2_0)/db/uart_core.pre_map.cdb
uart_core(V2_0)/db/uart_core.pre_map.hdb
uart_core(V2_0)/db/uart_core.psp
uart_core(V2_0)/db/uart_core.root_partition.cmp.atm
uart_core(V2_0)/db/uart_core.root_partition.cmp.dfp
uart_core(V2_0)/db/uart_core.root_partition.cmp.hdbx
uart_core(V2_0)/db/uart_core.root_partition.cmp.logdb
uart_core(V2_0)/db/uart_core.root_partition.cmp.rcf
uart_core(V2_0)/db/uart_core.root_partition.map.atm
uart_core(V2_0)/db/uart_core.root_partition.map.hdbx
uart_core(V2_0)/db/uart_core.root_partition.map.info
uart_core(V2_0)/db/uart_core.rpp.qmsg
uart_core(V2_0)/db/uart_core.rtlv.hdb
uart_core(V2_0)/db/uart_core.rtlv_sg.cdb
uart_core(V2_0)/db/uart_core.rtlv_sg_swap.cdb
uart_core(V2_0)/db/uart_core.sgate.rvd
uart_core(V2_0)/db/uart_core.sgate_sm.rvd
uart_core(V2_0)/db/uart_core.sgdiff.cdb
uart_core(V2_0)/db/uart_core.sgdiff.hdb
uart_core(V2_0)/db/uart_core.signalprobe.cdb
uart_core(V2_0)/db/uart_core.sld_design_entry.sci
uart_core(V2_0)/db/uart_core.sld_design_entry_dsc.sci
uart_core(V2_0)/db/uart_core.smp_dump.txt
uart_core(V2_0)/db/uart_core.syn_hier_info
uart_core(V2_0)/db/uart_core.tan.qmsg
uart_core(V2_0)/db/uart_core.tis_db_list.ddb
uart_core(V2_0)/db/uart_core.tmw_info
uart_core(V2_0)/detect_moudle.vhd
uart_core(V2_0)/parity_moudle.vhd
uart_core(V2_0)/reg_moudle0.vhd
uart_core(V2_0)/reg_moudle1.vhd
uart_core(V2_0)/reg_moudle2.vhd
uart_core(V2_0)/select_moudle.vhd
uart_core(V2_0)/sel_data_moudle.vhd
uart_core(V2_0)/sel_out_moudle.vhd
uart_core(V2_0)/simulation/modelsim/modelsim.ini
uart_core(V2_0)/simulation/modelsim/msim_transcript
uart_core(V2_0)/simulation/modelsim/rtl_work/baudrate_moudle/behave.dat
uart_core(V2_0)/simulation/modelsim/rtl_work/baudrate_moudle/_primary.dat
uart_core(V2_0)/simulation/modelsim/rtl_work/cnt_ctrl/behave.dat
uart_core(V2_0)/simulation/modelsim/rtl_work/cnt_ctrl/_primary.dat
uart_core(V2_0)/simulation/modelsim/rtl_work/count_moudle0/behave.dat
uart_core(V2_0)/simulation/modelsim/rtl_work/count_moudle0/_primary.dat
uart_core(V2_0)/simulation/modelsim/rtl_work/count_moudle1/behave.dat
uart_core(V2_0)/simulation/modelsim/rtl_work/count_moudle1/_primary.dat
uart_core(V2_0)/simulation/modelsim/rtl_work/count_moudle2/behav

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