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文件名称:UART_verilog

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    365.39kb
  • 已下载：
    0次
  • 提 供 者：
    rick****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

带波特率发生器的FPGA_UART串口通信代码，使用ISE10.1综合应用过，通过计算调整两个参数baud_frequcy,baud_limit可适用于多种波特率下的UART传输-With a baud rate generator FPGA_UART serial communication code, use ISE10.1 integrated application before, by calculating the adjusted two parameters baud_frequcy, baud_limit applicable to a variety of baud rate, UART
相关搜索： uart verilog

(系统自动生成,下载前可以参看下载内容)

下载文件列表

UART_verilog/baud.v
UART_verilog/rx.v
UART_verilog/top.v
UART_verilog/tx.v
UART_verilog/uart/baudtb.v
UART_verilog/uart/device_usage_statistics.html
UART_verilog/uart/uart.ipf
UART_verilog/uart/uart.ise
UART_verilog/uart/uart.ntrc_log
UART_verilog/uart/uart.restore
UART_verilog/uart/uart_loop_top.bgn
UART_verilog/uart/uart_loop_top.bit
UART_verilog/uart/uart_loop_top.bld
UART_verilog/uart/uart_loop_top.cmd_log
UART_verilog/uart/uart_loop_top.drc
UART_verilog/uart/uart_loop_top.lfp
UART_verilog/uart/uart_loop_top.lso
UART_verilog/uart/uart_loop_top.ncd
UART_verilog/uart/uart_loop_top.ngc
UART_verilog/uart/uart_loop_top.ngd
UART_verilog/uart/uart_loop_top.ngr
UART_verilog/uart/uart_loop_top.pad
UART_verilog/uart/uart_loop_top.par
UART_verilog/uart/uart_loop_top.pcf
UART_verilog/uart/uart_loop_top.prj
UART_verilog/uart/uart_loop_top.ptwx
UART_verilog/uart/uart_loop_top.spl
UART_verilog/uart/uart_loop_top.stx
UART_verilog/uart/uart_loop_top.sym
UART_verilog/uart/uart_loop_top.syr
UART_verilog/uart/uart_loop_top.twr
UART_verilog/uart/uart_loop_top.twx
UART_verilog/uart/uart_loop_top.ucf
UART_verilog/uart/uart_loop_top.unroutes
UART_verilog/uart/uart_loop_top.ut
UART_verilog/uart/uart_loop_top.xpi
UART_verilog/uart/uart_loop_top.xst
UART_verilog/uart/uart_loop_top_guide.ncd
UART_verilog/uart/uart_loop_top_map.map
UART_verilog/uart/uart_loop_top_map.mrp
UART_verilog/uart/uart_loop_top_map.ncd
UART_verilog/uart/uart_loop_top_map.ngm
UART_verilog/uart/uart_loop_top_ngdbuild.xrpt
UART_verilog/uart/uart_loop_top_pad.csv
UART_verilog/uart/uart_loop_top_pad.txt
UART_verilog/uart/uart_loop_top_par.xrpt
UART_verilog/uart/uart_loop_top_summary.html
UART_verilog/uart/uart_loop_top_summary.xml
UART_verilog/uart/uart_loop_top_usage.xml
UART_verilog/uart/uart_loop_top_xst.xrpt
UART_verilog/uart/uart_xdb/cst.xbcd
UART_verilog/uart/uart_xdb/tmp/ise/version
UART_verilog/uart/uart_xdb/tmp/ise/__OBJSTORE__/HierarchicalDesign/HDProject/HDProject
UART_verilog/uart/uart_xdb/tmp/ise/__OBJSTORE__/HierarchicalDesign/HDProject/HDProject_StrTbl
UART_verilog/uart/uart_xdb/tmp/ise/__OBJSTORE__/PnAutoRun/Scripts/RunOnce_tcl
UART_verilog/uart/uart_xdb/tmp/ise/__OBJSTORE__/PnAutoRun/Scripts/RunOnce_tcl_StrTbl
UART_verilog/uart/uart_xdb/tmp/ise/__OBJSTORE__/ProjectNavigator/dpm_project_main/dpm_project_main
UART_verilog/uart/uart_xdb/tmp/ise/__OBJSTORE__/ProjectNavigator/dpm_project_main/dpm_project_main_StrTbl
UART_verilog/uart/uart_xdb/tmp/ise/__OBJSTORE__/ProjectNavigator/dpm_project_main/NameMap
UART_verilog/uart/uart_xdb/tmp/ise/__OBJSTORE__/ProjectNavigator/dpm_project_main/NameMap_StrTbl
UART_verilog/uart/uart_xdb/tmp/ise/__OBJSTORE__/ProjectNavigator/__stored_objects__
UART_verilog/uart/uart_xdb/tmp/ise/__OBJSTORE__/ProjectNavigator/__stored_objects___StrTbl
UART_verilog/uart/uart_xdb/tmp/ise/__OBJSTORE__/ProjectNavigator/__stored_object_table__
UART_verilog/uart/uart_xdb/tmp/ise/__OBJSTORE__/ProjectNavigatorGui/GuiProjectData
UART_verilog/uart/uart_xdb/tmp/ise/__OBJSTORE__/ProjectNavigatorGui/GuiProjectData_StrTbl
UART_verilog/uart/uart_xdb/tmp/ise/__OBJSTORE__/xreport/Gc_RvReportViewer-Current-Module
UART_verilog/uart/uart_xdb/tmp/ise/__OBJSTORE__/xreport/Gc_RvReportViewer-Current-Module_StrTbl
UART_verilog/uart/uart_xdb/tmp/ise/__OBJSTORE__/xreport/Gc_RvReportViewer-Module-Data-uart_loop_top
UART_verilog/uart/uart_xdb/tmp/ise/__OBJSTORE__/xreport/Gc_RvReportViewer-Module-Data-uart_loop_top_StrTbl
UART_verilog/uart/uart_xdb/tmp/ise/__OBJSTORE__/xreport/Gc_RvReportViewer-Module-DataFactory-Default
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UART_verilog/uart/uart_xdb/tmp/ise/__REGISTRY__/Cs/regkeys
UART_verilog/uart/uart_xdb/tmp/ise/__REGISTRY__/dumpngdio/regkeys
UART_verilog/uart/uart_xdb/tmp/ise/__REGISTRY__/fuse/regkeys
UART_verilog/uart/uart_xdb/tmp/ise/__REGISTRY__/HierarchicalDesign/HDProject/regkeys
UART_verilog/uart/uart_xdb/tmp/ise/__REGISTRY__/HierarchicalDesign/regkeys
UART_verilog/uart/uart_xdb/tmp/ise/__REGISTRY__/hprep6/regkeys
UART_verilog/uart/uart_xdb/tmp/ise/__REGISTRY__/idem/regkeys
UART_verilog/uart/uart_xdb/tmp/ise/__REGISTRY__/map/regkeys
UART_verilog/uart/uart_xdb/tmp/ise/__REGISTRY__/netgen/regkeys
UART_verilog/uart/uart_xdb/tmp/ise/__REGISTRY__/ngc2edif/regkeys
UART_verilog/uart/uart_xdb/tmp/ise/__REGISTRY__/ngcbuild/regkeys
UART_verilog/uart/uart_xdb/tmp/ise/__REGISTRY__/ngdbuild/regkeys
UART_verilog/uart/uart_xdb/tmp/ise/__REGISTRY__/par/regkeys
UART_verilog/uart/uart_xdb/tmp/ise/__REGISTRY__/ProjectNavigator/regkeys
UART_verilog/uart/uart_xdb/tmp/ise/__REGISTRY__/ProjectNavigatorGui/regkeys
UART_verilog/uart/uart_xdb/tmp/ise/__REGISTRY__/runner/regkeys
UART_verilog/uart/uart_xdb/tmp/ise/__REGISTRY__/SrcCtrl/regkeys
UART_verilog/uart/uart_xdb/tmp/ise/__REGISTRY__/STE/bitgen/regkeys
UART_verilog/uart/uart_xdb/tmp/ise

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