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文件名称:VHDL_counter

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [WORD]
  • 上传时间：
    2012-11-16
  • 文件大小：
    501.26kb
  • 已下载：
    0次
  • 提 供 者：
    马***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

实验要求：用VHDL语言设计一个16进制加减计数器，计数方向可以由外界输入信号控制，带有清零和置位，输出除了包括计数值外还应包括进位和借位。-Design a VHDL counter
(系统自动生成,下载前可以参看下载内容)

下载文件列表

可编程逻辑实验一.doc

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