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文件名称:verilog实现串并转换模块

  • 所属分类：
    源码下载
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2011-01-04
  • 文件大小：
    1.96kb
  • 已下载：
    3次
  • 提 供 者：
    yangdaxia345@163.com
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

verilog实现串并转换模块
(系统自动生成,下载前可以参看下载内容)

下载文件列表

压缩包 : ser_para.rar 列表
shift1.v
ser_para.v

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