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VHDL
- 自编自写的VHDL代码,用于实现全加器功能,可能有误
fulladder
- 全加器,有半加器和或门组成.元件例化语句.
verilog5
- verilog语言中 testbencch编写-仿真工具综合工具使用-全加器实例讲解
full_adder3
- 三位全加器的源代码,和测试代码,用Verilog HDL实现的!
FullAdder_4
- 这是一个4位全加器,用一个1位半价做的一位全加,然后做成的四位半加。
VHDL-XILINX-EXAMPLE26
- [VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9--数控分频器][10--4位十进制频率计][11--译码扫描显示电路][12--用状态机实现序列检测器的设计][13--用状态机对ADC0832电路控制实现SIN函数发生器][14--用状态机实现AD
f_adder
- 用VHDL语言采用串行方法实现用1位全加器实现4位全加器
1002016p_Sa
- 设计一个两位全加器,并用发光二极管显示结果。全加器的三个输入(二个数字输入,一个进位输入)用实验箱中W1,SW2,SW3控制,二个输出用发光管LED1,LED2显示。整个设计采用层次设计方法,顶层文件采用原理图输入法。整个电路设计思路分三部分: 1半加器电路设计; 2.全加器电路设计,是在半加器的基础上设计的; 3.数据输入,输出电路设计。
fadder4
- VHDL实现四位全加器,适合初学者,源程序下载
VHDL_add_4
- 本程序完成带进位输入输出的四位二进制加法运算,编程思想采用真值表转换成布尔方程式,利用循环语句将一位全加器编为四位加法器。
f_adder
- 在EDA的MAX+PLUS II开发环境下用VHDL编写的全加器
Project_Navigator_Demo
- 双向控制全加器的VHDL实现 内含ISE工程文件
multiplier
- 8*8乘法器及其测试:采用booth编码的乘法器:1. ultipler_quick_add_4 即4位的并行全加器,在这里主要起了两个作用:第一个是在求部分积单元时,当编码为3x时用来输出部分积;另外一个是在将部分积加起来时,求3到6位时所用到。 2. ultiplier_quick_add_5 即5位的并行全加器,这里用来分别计算积的7到11位和12到16位。 3. ultiplier_unit_4 这个模块是用来实现部分积的,每一个模块实现一个部分积的4位,因此一个部分
Example-3-1
- 该程序是用quartus II作为开发工具,用verilog语言编写,实现全加器功能的实例。对初学者很有意义
Full_Adder
- 用VERILOG语言实现了全加器,可综合可仿真通过
chap8
- 常用经典典型电路,如全加器,乘法器,如何减小资源
VHDLquanjiaqi
- 这是一个利用MAX PULL 制作的VHDL的全加器的程序 如果有需要仿真图的 请叫站长联系我
VHDLsiweiquanjiaqqi
- 这是一个利用MAX PULL 制作的VHDL的四位全加器的程序 如果有需要仿真图的 请叫站长联系我
VHDL
- 数字系统设计中的全加器、10进制计数器、2-4译码器、摩尔状态机、2-1路选择器的源代码
VHDL大作业-虞益挺036100486
- 全加器的VHDL程序实现及仿真-full adder VHDL simulation program and