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  1. eb894854-c49f-4ba1-a258-411bc31cf6eb

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  2. 介绍了基于FPGA的多功能计程车计价器的电路设计。该设计采用了可编程逻辑器件FPGA的ASIC设计,并基于超高速硬件描述语言VHDL在Xilinx公司的SpartanⅡ系列的2sc200PQ208-5芯片上编程实现了整个系统的控制部分,整个自动控制系统由四个模块构成:秒分频模块、控制模块、计量模块和译码显示模块。该设计不仅仅实现了显示计程车计费的功能,其多功能表现在它可以通过选择键选择显示计程车累计走的总路程和乘客乘载的时间。计时、计程、计费准确可靠,应用于实际当中有较好的实用价值和较高的可行性
  3. 所属分类:WEB源码

    • 发布日期:2008-10-13
    • 文件大小:8456
    • 提供者:石头
  1. fenpinqi

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  2. 《分频器设计》绝对好用的EDA实验程序!已经通过测试。VHDL语言编写-"Frequency Divider" absolutely good for EDA experimental procedure! Already passed the test. VHDL language
  3. 所属分类:软件工程

    • 发布日期:2008-10-13
    • 文件大小:1185
    • 提供者:潘晓峰
  1. LED_clock_quartus

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  2. 用VHDL语言实现数显时钟,devid200.vhd为分频模块,scan.vhd为LED扫描模块,timecount.vhd为计数模块-VHDL digital clock, devid200.vhd for frequency module, scan.vhd for LED scanning module, timecount.vhd for counting module
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:3123
    • 提供者:王龙
  1. fenpinqi11

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  2. 基于FPGA的分频器设计,已经通过了仿真(VHDL语言编写)-divider based on FPGA design, has adopted the simulation (VHDL language)
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:456189
    • 提供者:董省
  1. 11-1divide5_new_method

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  2. 这是一个五分频电路设计,而且占空比为50%,设计有一定巧妙-This is a five-frequency circuit design, but for the 50% duty cycle, a certain ingenious design
  3. 所属分类:嵌入式/单片机编程

    • 发布日期:2008-10-13
    • 文件大小:1001
    • 提供者:孙海定
  1. ClockDiv

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  2. 本程序以XILINX公司的ISE8.2为开发平台,采用VHDL为开发语言,实现了对一个时钟信号分频的功能-the procedures to XILINX ISE8.2 for the development platform VHDL used for the development of language, the right to achieve a clock frequency of the signal function
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:774440
    • 提供者:刘小军
  1. verilogclock

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  2. 如果不考虑占空比,直接利用计数器来进行分频,则占空比会发生变化。下面程序实现1:1的三分频。-if not duty cycle directly counter to the use of sub-frequency, duty cycle will change. Below a program : a third of the frequency.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:2989
    • 提供者:天天
  1. cpld

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  2. 一个好用的整数分频电路 保证你喜欢 能够实现对任意整数的分频电路设计-a handy integer frequency divider circuit assures you like to be able to achieve arbitrary integer frequency circuit design
  3. 所属分类:汇编语言

    • 发布日期:2008-10-13
    • 文件大小:915
    • 提供者:王多奎
  1. VHDL

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  2. VHD设计实例8位加法器的设计分频电路数字秒表的设计
  3. 所属分类:WEB源码

    • 发布日期:2008-10-13
    • 文件大小:569597
    • 提供者:yyy
  1. foudiv

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  2. 可以实现对任意波形分任意频,分频加减通过按键实现。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:217137
    • 提供者:莱密
  1. 9

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  2. 本文介绍了两种分频系数为整数或半整数的可控分频器的设计方法。其中之一可以实现50%的奇数分频。利用VHDL语言编程,并用QUARTERS||4.0进行仿真,用 FPGA 芯片实现。 关键词:半整数,可控分频器,VHDL, FPGA
  3. 所属分类:单片机(51,AVR,MSP430等)

    • 发布日期:2008-10-13
    • 文件大小:180529
    • 提供者:陈金豹
  1. zhipinmb1501

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  2. MB1501频率合成器的分频比设置源程序
  3. 所属分类:中间件编程

    • 发布日期:2008-10-13
    • 文件大小:11691
    • 提供者:廖慧平
  1. fpq

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  2. 用verilog写的各种实用的分频器,很好的参考例子。
  3. 所属分类:VHDL编程

    • 发布日期:2014-01-15
    • 文件大小:2620
    • 提供者:风信子
  1. PULSE

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  2. 由VHDL 语言实现的数控分频 利用的是QUARTUES环境已经得到验证
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:172372
    • 提供者:df
  1. pulse

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  2. 利用分频可以产生一系列脉冲,根据输入脉冲的不同决定你得到的一系列脉冲频率
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1015
    • 提供者:杨强
  1. clock_module

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  2. 实现同一个时钟输入,可以实现多分频,在一个时钟的驱动下
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:906
    • 提供者:Lei zheng
  1. 3

    0下载:
  2. quartusii 三分频电路,大家帮参考一下,有什么问题
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:895
    • 提供者:xu555xu
  1. 3

    0下载:
  2. quartusii 三分频电路,大家帮参考一下,有什么问题
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:906
    • 提供者:xu555xu
  1. clk_div

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  2. vhdl语言描述分频器,实现2、4、8、16……分频,经过实践
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:36341
    • 提供者:石仁利
  1. examples

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  2. verilog分频器~时钟为50hmz,波特率采用9600bps~
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:9195
    • 提供者:111111
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