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Example-b3-1
- UART串口加法计数器的使用，用verilog语言编写 -the use of UART serial addition counter
add_tree_mult
- 8位加法树乘法器,实现两个8位二进制数相乘，采用verilog hdl-8-bit adder tree multiplier, the achievement of the two 8-bit binary number multiplied, using verilog hdl
adder_32
- 超前进位加法器是通常数字设计所必备的，本程序为32位超前进位加法器-CLA is usually necessary for digital design, the procedure for 32-bit CLA
add
- 实现加法、减法及循环累加运算，同时有溢出判断的verilog程序，已经验证-To achieve addition, subtraction and recycling accumulation operations, while there is overflow judge verilog program has been verified
alu_32_bit
- 用Verilog编写的32位ALU（运算器），具有与、或逻辑运算；加、减算术运算；小于置一，零检测，以及溢出检测等功能。其中加法运算是采用了快速进位链-32bitALU
adder
- 此程序是用verilog语言编写的8位加法树乘法器，这种乘法器速度快，可以实现一个周期输出一个结果…-This program is written in verilog language 8-bit adder tree multiplier, the multiplier speed and the ability to achieve a cycle of output of a result ...
floating_point_verilog
- verilog写的浮点运算加法，希望对大家有用处-verilog to write floating point addition, we want to be useful
amp
- 实现乘法和加法功能的Verilog HDL 硬件描述语言-Multiplication and filtering functions to achieve the main frame
BCD
- 模为 60 的 BCD码加法计数器，采用verilog语言编写。-BCD code module for the addition of 60 counters, using verilog language.
mix
- 本代码是基于Verilog语言，是在伽罗瓦域GF(2^8)上完成加法和乘法运算，主要完成ASE加密的列混合运算-This code is based on the Verilog language, is the Galois field GF (2 ^ 8) on the completion of addition and multiplication, the main column of the completion of ASE encryption hybrid operation
DDS_Adder
- DDS加法程序，用verilog程序写成，在FPGA的中实现-DDS addition procedures, written with verilog program, implemented in the FPGA' s
adder2
- 此源代码是基于Verilog语言的持续赋值方式定义的 2 选 1 多路选择器 、阻塞赋值方式定义的 2 选 1 多路选择器、非阻塞赋值、阻塞赋值、模为 60 的 BCD码加法计数器 、模为 60 的 BCD码加法计数器、BCD码—七段数码管显示译码器、用 casez 描述的数据选择器、隐含锁存器举例 ，特别是模为 60 的 BCD码加法计数器，这是我目前发现的最优源代码，应用于解码器领域。-This source code is based on the Verilog language def
verilog_calculator
- 用verilog编写的简易计算器代码。通过一位全加器组成电路，可以实现加法、减法和乘法，并在七段数码管上显示出十进制的结果。-Simple calculator with code written in verilog. Composed by a full adder circuit, can add, subtract and multiply, and in the seven-segment LED display on the decimal result.
4BCDcodeaddition
- 用verilog实现两个4位BCD码数字的十进制加法计算-4 bit BCD coded decimal addition calculations
alu
- Verilog,PIC系列ALU设计，加法、减法、逻辑运算，二进制调整-Verilog,PIC ALU Design ADD SUB XOR AND
xor8
- verilog hdl 基础域运算加法的仿真综合实现-verilog hdl xor8
addersubtractor
- 用verilog语言编写并通过综合验证的加法减法器的工程目录-the design and implementation of addersubtractor using verilog
Gradientascent1
- 2个整数的加法运算，有verilog语言编写-Two integer addition operation
Multiplier16
- 本文设计了一种可以实现16位有符号/无符号二进制数乘法的乘法器。该乘法器采用了补码一位乘（Booth算法), 简化了部分积的数目, 减少了某些加法运算,从而提高了运算速度。该乘法器利用Verilog代码实现，通过Modelsim软件对相应的波形进行仿真验证，并通过QuartusII软件对源码进行编译综合。-This paper designed a 16 signed/unsigned binary number multiplication of the multiplier can be a
Calculate_module
- 使用Verilog语言编写的计算器，能实现10以下2个数的加法和乘法运算。 -Calculator using Verilog language, number 10 addition and multiplication.