CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 资源下载 搜索资源 - 四路抢答器设计

搜索资源列表

  1. EDA

    0下载:
  2. EDA课程设计,EDA课程设计源程序,EDA四路智能抢答器-EDA curriculum design, EDA curriculum design, source code, EDA Quad Smart Responder
  3. 所属分类:assembly language

    • 发布日期:2017-03-29
    • 文件大小:6671
    • 提供者:112367
  1. 223

    0下载:
  2. 本文介绍了四路智力抢答器的分模块设计电路及各模块的逻辑功能及其电路和波形展示。所设计的抢答器除了基本的锁存和复位功能外,还有其它功能:席位灯亮且扬声器响提示抢答成功;数码显示选手号码和两个倒计时(抢答和回答);倒计时可设定(根据需要对计数器置数);抢答倒计时可暂停,对同一道题可多次抢答直至计时归零时响警报;回答倒计时有5秒倒计时警报等。这些功能都使得该器件更加贴近现实,更加智能化、人性化-In this paper, it introduces that 4-wire answering dev
  3. 所属分类:Project Design

    • 发布日期:2017-04-08
    • 文件大小:679227
    • 提供者:杨汉轩
  1. kcsj

    0下载:
  2. 前言... ... ... ... ... ... ... ... ... ... ... ... ..2 课题一 8路抢答器电路设计........................................2 课题二 数字电子钟设计.............................................5 课题三 交通信号灯控制逻辑电路设计.............................12 课题四 汽车尾灯控制电路..............
  3. 所属分类:SCM

    • 发布日期:2017-03-27
    • 文件大小:518613
    • 提供者:林珺
  1. qiangdaqi

    0下载:
  2. 基于VHDL与FPGA的四路抢答器的设计与仿真。主要模块:抢答、竞争冒险、抢答倒计时、加分减分、超时蜂鸣、按键消抖、答题记时等模块-VHDL and FPGA-based four-way Responder Design and Simulation. Main modules: Responder, competition and adventure, answer in the countdown, plus minus points, overtime buzzer, key debou
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1539960
    • 提供者:丫头
  1. Four-Responder

    0下载:
  2. (1)设计用于竞赛抢答的四人抢答器; .有多路抢答,抢答台数为4; .具有抢答开始后20秒倒计时,20秒倒计时后无人抢答显示超时,并报警; .能显示超前抢答台号并显示犯规警报; (2) 系统复位后进入抢答状态,当有一路抢答按键按下,该路抢答信号将其余各路抢答信号封锁,同时铃声想起,直至该路按键松开,显示牌显示该路抢答台号; -(1) is designed to answer in the four competition Responder . More way to an
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:8949
    • 提供者:薛静
  1. qiangdaqi

    0下载:
  2. 本设计为智能四路抢答器,有一个系统清除和抢答控制开关,而且能控制答题时间。-The design for the intelligent four-way Responder, there is a clear and answer in the control switch, and be able to control the additional time allowed.
  3. 所属分类:SCM

    • 发布日期:2017-04-09
    • 文件大小:5488
    • 提供者:王云
  1. 2

    0下载:
  2. 四路抢答器的设计,附有仿真图,与c语言程序。-A simulation diagram of the four-way Responder
  3. 所属分类:Other systems

    • 发布日期:2017-11-13
    • 文件大小:30073
    • 提供者:欧阳
  1. qiangdaqi

    0下载:
  2. 设计一个四路抢答器。抢答器必须具有互锁功能,同时抢答时每次只能有一个输出有效。同时,抢答时具有计时功能,限定选手的答题时间,在接近规定时间时进行提示,达到规定时间发出终止音。主持人可控制加分或减分。-Design a four-Responder. Responder must have the interlock function, while there can be only one answer when output is active. Meanwhile, the answer,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:476036
    • 提供者:周慧
  1. verilog-hdl

    0下载:
  2. 本设计是以四路抢答为基本概念。从实际应用出发,利用电子设计自动化( EDA)技术,用可编程逻辑器件设计具有扩充功能的抢答器。它以Verilog HDL硬件描述语言作为平台,结合动手实验而完成的-The design is based on four basic concepts answer. From the practical application, the use of electronic design automation (EDA) technology, using a prog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1832
    • 提供者:hering
  1. Four-quiz-Responder

    0下载:
  2. 运用VHDL语言实现四路智力竞赛抢答器。抢答器的主要功能模块是是:1、对第一抢答信号的鉴别和锁存功能;2、计分功能。3、数码显示  ;4、答题限时功能。在本设计主要讲述抢答、计分和警告的功能。-Using VHDL language quiz four Responder.Responder main function modules are: 1, for the first answer to identify and latch signal 2, scoring functio
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:263619
    • 提供者:YCZ
« 1 2»
搜珍网 www.dssz.com