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statemachine
- 一个用vhdl语言写的交通灯控制的例子，可以很好的学习vhdl语言中状态机的使用。-Written in a language with vhdl traffic light control case study can be a good vhdl state machine language to use.
OrderingStateMachine
- 订单状态机示例是一个应用程序，该应用程序通过使用状态机工作流来实现订单履行解决方案。 在此类型的应用程序中，订单在其完成之前可能会经过若干种状态。 对于此示例，有四种定义的状态： WaitingForOrderState OrderOpenState OrderProcessedState OrderCompletedState 此订单系统中还有一些规则，这些规则指定对于订单可能发生的事件（具体情况视订单的当前状态而定）。 例如，可以更
wf
- 六个基本实体：工作流定义、活动、转换条件、工作流相关数据、角色、应用程序，几个实体加上管理部分基本可以实现接口，这里的活动就是库所，转换条件对应的是条件和变迁，可贵的是文档里介绍了表结构，对状态、类型等也作了枚举，简单介绍了Petri网结构，最重要的是介绍了基于关系型数据库的建模，介绍了几个条件路由，后面就是流程运转的核心部分，也是有限状态机实现-Six basic entities: the workflow definition, activity, conversion condition
AD0820
- AD0820的VHDL驱动代码，写的非常好，用2段式状态机编写，非常有参考价值-AD0820' s VHDL driver code, written in a very good preparation with the two-stage state machine, very useful
trafficlights
- 用VHDL语言实现是状态机的交通信号灯的程序源代码，用三种方式实现。-Using VHDL language is a state machine source code of traffic lights, in three ways.
vhdl
- 洗衣机的VHDL实现，实现有限状态机的控制-VHDL washing machine implementation, the control of the Finite State Machine
KB
- 矩阵键盘的扫描程序，利用状态机思想进行编程，编程环境keil-Matrix keyboard scanner, using a state machine programming ideas, programming environment keil
s_machine
- 基于quertusII的序列状态机源码电子自动化eda设计源码 。电子设计自动化-Based on sequence state machine quertusII source of electronic design automation eda source. Electronic design automation
statemachine
- statemachine状态机可以写状态图的小工具欢迎交流-statemachine,state machine, state diagrams can write a small tool. Welcome exchange
FPGAPS2interface
- FPGA控制的PS/2接口 内容是基于状态机的FPGA控制的PS/2接口 大家看看 不好的提出建议-FPGA-PS2-interface
lsh
- 基于Verilog的状态机的流程图及源代码-Verilog state machine based on the flow chart and code
DIS_top
- 图像采集中的FPGA状态机控制，主要是输入输出的控制-Image acquisition in the FPGA state machine control
DECODE
- 利用状态机将并口发送的六组8位数据转换成串行正负脉冲数据发出。-Using the state machine will send the six groups of parallel data into serial 8-bit data to issue positive and negative pulses.
sodamachine
- 刚做完的一个实验，传上来分享一下 写的一般，请见谅 原题是麻省理工的一道EDA设计题：设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱 数。 （1）用到有限状态机；（2）用VHDL编程 -Just finished an experiment, transfer up to share writing in general, please forgive the original question is a Massachusetts Institute of T
HDL
- FPGA的状态机的设计技巧挺有用的 资料-FPGA state machine design techniques
statemachine
- 状态机可以实现几个状态之间的转换,这时使用qt编写的verilog文件-statemachine for inter change between any one of them
TCPstatemachine
- TCP 状态机 资料 很少见 从网上收集资料-TCP state machine is little information see online data collection
VHDLstudy
- 近期学习程序小结，对初学者比较有帮助，包括：四D触发器：74175 用状态机实现的计数器 简单的12位寄存器 通用寄存器 移位寄存器：74164 带load、clr等功能的寄存器 带三态输出的8位D寄存器：74374等 -Summary of recent learning process, more helpful for beginners, including: four D flip-flop: 74 175 with a simple state machine im
iiscode
- 用Verilog写的一个简单的IIs控制器，分为clkgen时钟分频模块和transcon传输控制模块。其中transcon模块主要部分为一个有限状态机实现的满足IIS标准的输出。 另附一个简单的Testcase以及得到的波形。-Develop an iis controller with verilog hdl. The key parts of iis were departed in two. One is clkgen.v which generate the clk and syn
xu_lie_jian_ce_qi
- 本设计通过Moore状态机设计一序列检测计。当输入的序列含有预置的11100101序列中的正确顺序时，进入下一个状态，直到到达st8状态，一个序列检测完毕。值得注意的是，当输入为111100101时，检测计仍能检测出里面的11100101序列，同时，当一个序列检测完毕时，下一个序列的高位可以只含有两个11即输入为1100101时，检测计一样能检测一个正确的序列。-The design by Moore state machine to design a sequence of the detec