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ic7
- 具有奇校验功能的串行数据发送电路，用状态机实现。-Functions with odd parity of serial data transmission circuit, with the state machine implementation.
FSMso-s3
- 有限状态机实现 自己做的 参考下-Finite state machine implementation
zhuangtaiji
- 状态机的使用 verilog】 真的就这么多了-verilog
multiplier
- 采用移位相加方法设计的串行乘法器，具有握手信号（输入启动信号，输出完成信号），采用状态机方法设计的源代码。-A serial multiplier with a handshake signals (input start signal, the output completion signal), designed by adder and shifter using a state machine.
data_check_hand_in
- 一个基于状态机的8位码流检测实现，Verilog语言，在ISE 10.1环境下编译通过。-A state machine-based 8-bit code stream detection to achieve, Verilog language, the ISE 10.1 environment compile.
FSM
- 有限状态机，用Verilog语言，执行正确，仿真通过。-Finite state machine, with the Verilog language, the implementation of the right, simulation pass.
EDA3
- 实验目的 1．学习一般有限状态机的设计； 2．实现串行序列的设计。 二、设计要求 1． 先设计0111010011011010序列信号发生器； 2． 再设计一个序列信号检测器，若系统检测到串行序列11010则输出为“1”，否则输出为“0”，并对其进行仿真和硬件测试。 -Purpose of the experiment 1. Learning the general design of finite state machine 2. Serial sequence de
buzzer
- 向蜂鸣器发送一定频率的方波可以使蜂鸣器发出相应的音调，该实验通过设计一个状态机和分频 器使蜂鸣器发出"多来咪发梭拉西多"的音调。-A certain frequency to the buzzer to send a square wave can make the appropriate tone buzzer, the experiment by designing a state machine and the divider to make the buzzer " made
state_machine
- 简单的状态机，有8个状态,数码管输出当前状态的编号 state0--state1--state2--state3--state4--state5--state6-state7--state0-Simple state machine with 8 states, the digital output of the current state of the number state0- state1- state2- state3- state4- state5- state6-state7
FPGA
- 其中包含一些以前学习时写过的各种加法器和HDB3编码，以及状态机的一些题目-Which contains a number of previously written a variety of learning adder and HDB3 encoding, and the state machine of some of the topics
100VHDL
- vhdl的100个例程，供初学者参考包括分频，键盘，状态机等-100 examples of vhdl
thunderbird
- 控制左右两对灯一次点亮，用状态机实现，verolog语言编写-Control about two lit the lamp again with the state machine implementation, verolog language
clock
- 数字电子时钟 的 VHDL 状态机程序 -VHDL procedures for electronic clock
sync_neg
- 本模块是利用时钟同步输入的异步信号，使信号用于状态机处理，减少跑飞的概率。-This module is to use asynchronous clock synchronization input signal, the signal for the state machine, decreases the probability of runaway."
ISE_lab14
- 采用EDA技术，并应用目前广泛应用的VHDL硬件电路描述语言，实现交通灯系统控制 器的设计。掌握使用VHDL语言设计有限状态机的方法。-With EDA technology and application of the widely used hardware descr iption language VHDL, to achieve traffic light system controller design. Master the use of VHDL language desig
1
- 学习状态机的设计方法，并利用状态机编写程序。-Learning state machine design and use of state machine programming.
3128(vhdl)
- 里面均为用VHDL写的一些经典小程序，经过了验证均能很好的运行，一下为这些小程序的清单，希望能给大家能带来帮助： t1流水灯 t2 蜂鸣器实验 t3 拨码开关实验 t4 PWM控制LED亮度程序 t5 状态机实现流水灯 t6 静态数码管显示 t7 按键0-99计数程序 t8 红外实验 t9 0—99计数实验 t10 矩阵键盘显示 t11点阵 t12 PS2键盘识别 t13 ADC0804模拟量转化数字量实验 t14电子钟 t15 串口
BLP
- ：经典的BLP模型是在计算机安全系统中实现多级安全性支持的基础，被视作基本安全公 理．BLP模型采用“强制存取控制”和“自主存取控制”来实现其安全性，总结了BLP模型的“公理 化描述”、“有限状态机模型描述”和“信息流的格模型描述”三种不同描述方法，分析了其BLP模型 目前存在的安全缺陷主要是：安全级定义的不完备性、信息完整性缺陷、时域安全性缺陷和隐通 道．在对BLP模型的改进中，影响较大的主要有BLDM 与MBLP两种模型，-: BLP model is a classic c
statemaschine
- 5状态状态机，1为计数器，2为锁存器，3为向上加一，4为向下减3,5为停止技术在输出为10的时候-5 state state machine, 1 counter, latch 2, 3 plus one up, 4 down to minus 3,5 to stop technology, when the output is 10
FSMwithOutputsDecode
- 有限状态机FSM with Outputs Decoded in Parallel Output Register-FSM with Outputs Decoded in Parallel Output Register