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adder3
- 此源代码是基于Verilog语言的七人投票表决器 、2 个 8 位数相乘 、8 位二进制数的乘法 、同一循环的不同实现方式、使用了`include 语句的 16 位加法器 、条件编译、加法计数器中的进程、任务、测试、函数、用函数和 case语句描述的编码器、阶乘运算函数、测试程序 、顺序执行、并行执行，特别是七人投票表决器，这是我目前发现的最优的用硬件描述的源代码。-The Verilog language source code is based on the seven-vote, and
wallace-tree-multiplier
- 关于fpga乘法器的一种算法，一种wallace树压缩器硬件结构的实现-An algorithm on fpga multiplier, a wallace tree compression hardware structure
develop_frame_find
- 基于FPGA中OFDM中的帧检测，由于采用简化算法，采用较少的复数乘法器，易于硬件实现，且节省资源，采用verilog实现.-Frame detection based on FPGA for OFDM, a simplified algorithm, using less complex multiplier, easily implemented in hardware, and save resources, the SNR performance is slightly lower th
mul
- CCS环境下，在DSP硬件板上实现矩阵乘法器。-CCS environment matrix multiplier in DSP hardware board.
wallace_tree
- 华莱士树的硬件实现，多用于乘法器的加法运算部分-Wallace tree hardware implementation, used for the multiplier adder portion
Multiplier
- 乘法器课程报告，华莱士树算法硬件实现，讲解详细-Multiplier course reports, Wallace tree algorithm implemented in hardware
32bitvhdl
- 基于硬件描述语言的通过加法器实现的32位乘法器-Hardware descr iption language implemented by the adder 32 of the multiplier
fir25
- 用VDHL写的25阶对称FIR滤波器，在塞克隆3FPGA下验证没有问题（AD采样时钟50Mhz，这个对硬件设计有点要求），里面调用官方乘法器API，要节省资源可以采用CSD编码转换乘法器，可以减少一半以上的资源-VDHL written by a 25th order symmetric FIR filter in Seke Long 3FPGA under verify that no problem (AD sampling clock 50Mhz, this design is a bit
chengfaqi
- 经过改良的乘法器，硬件实现，FPGA，verilog源码-Improved multiplier, hardware implementation, FPGA, Verilog source code