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counter1
- 附件包括两个内容1.基于FPGA原理图设计的十进制计数器的ISE工程2.指导书一份。采用的软件平台是ISE13.3，硬件平台是Spartan-3E。-Appendix includes two contents of 1 based on the decimal counter FPGA schematic design of the ISE project a 2 guide book. The software platform is ISE13.3, the hardware platfo
EDA-miaobiao
- EDA课程设计，作为秒计数器的系统时钟512Hz，秒表计数为两位BCD计数，具有减计数和加计数功能-EDA curriculum design, as the seconds counter system clock 512Hz, stopwatch count as two BCD counting, counting and processing has reduced counting function
danpianji
- 计是利用MCS-51单片机内部的定时／计数器、中断系统、以及行列键盘和LED显示器等部件，设计一个单片机电子时钟。设计的电子时钟通过数码管显示，并能通过按键实现设置时间和暂停、启动控制等。-Meter is the use of MCS-51 microcontroller internal timer/counter, interrupt system, and the ranks of the keyboard and LED displays and other components,
S2_counter_NEW
- 设计一个以十进制为基础的计数器，实现从 0 开始的计数功能；本实验主要是利用开发板上面的数码管实现一个十进制计数器的功能，计数范围0000-9999，可实现循环计数。先输入verilog 程序，然后在 QuartusII 中做波形仿真，通过后下载程序在数码管上查看计数器的功能。-Designing a decimal-based counters, a zero-counting function this experiment is the use of digital control b
TEXT
- 本设计利用STC89C51单片机的定时器/计数器定时和计数的原理，使其能精确计时。利用中断系统使其能实现开始暂停的功能。根据要求知道秒表设计主要实现的功能是计时和显示。因此设置了三个按键和LED显示时间，三个按键分别是开始、停止和复位按键。利用这三个建来实现秒表的全部功能，而LED则能显示最多59.99秒的计时。-This design uses STC89C51 microcontroller timer/counter timer counting principle and that it
uart_regs
- UART串口加法计数器使用Quartus软件的完整设计流程-UART serial adding counter with the full design flow Quartus software
Limi
- 用VHDL设计一个6位二进制计数器：用VHDL设计一个6位二进制计数器-VHDL design with a 6-bit binary counter
SOC_Code
- 加法器，原码补码乘法器，ROM设计，PC计数器等的VHDL详细代码-The source-code complement adder, multiplier, ROM design, such as PC counter of VHDL code in detail
FPGAbasedprogramable-PROWER
- 本设计提出了一个基于FPGA的程控稳压电源的方案。通过按键向FPGA输入信号，FPGA得到“十位”和“各位”计数脉冲信号，通过计数器模块计数，内部计数器的信号一路送给外部显示电路来显示当前的电压值，另一路经过D/A转换器（DAC0832）输出模拟量，再经过运算放大器隔离放大，控制输出功率管的基极，随着功率管基极电压的变化而输出不同的电压，同时实现双路输出。实际测试结果表明，本系统具有易调节，高可靠性，操作方便，电压稳定度高，其输出电压采用了数字显示的特点。-This design present
cpld
- CPLD与电子CAD报告 VHDL中的并行语句、进程 信号、变量、顺序语句 分频器、计数器、译码器、状态机 数字钟综合设计-CPLD and VHDL electronic CAD report in parallel statement, the process signals, variables, sequential statements divider, counter, decoder, an integrated digital clock state machine des
phpjstj_v0.1
- 由PHP粉丝网开发的夏日PHP图形计数器程序是一款简单的图片计数器，为了直观显示一个网站有多少用户浏览，需要在网页底部放一个图片计数器，也就是当前页面的访问量，访问量的数据是保存在 txt 文件里，可自动生成 num.txt 文件，自定义初始数据，显示的数字图片保存在 img 目录下,可以换成自己做的精美的图片，更换即可，index.php是调用文件，很简单。。本程序只有几十KB，系统代码设计简单易懂-PHP pink screen developed by the Great PHP grap
counter9
- 运用VHDL输入方式设计一个0-9之间的减1计数器，完成程序的编译、综合、仿真测试，并给出仿真波形-Design using VHDL input between minus a 0-9 counter, complete compilation, synthesis, simulation, test procedures, and gives the simulation waveforms
digital-clock-and-traffic-light
- 课题一是设计一个可控的100进制可逆计数器。课题二是设计交通灯控制系统在QuartusⅡ软件环境下，进行仿真实验和硬件下载，获得的测试结果满足设计要求。课题三是设计多功能数字钟系统（层次化设计。-The subject one is to design a controllable 100- band reversible counter. Subject two is the design of the traffic light control system in the Quartus I
practise
- FPGA实验板设计一个数字跑表。根据题目要求利用VHDL语言设计出一个系统，包括分频器，开关消抖，使能控制，计数器，锁存器，数据选择器及显示译码器。-FPGA experimental board design a digital stopwatch. According to subject the use of VHDL language to design a system, including the divider, switch debounce, enable control, c
8bit-cpu
- VHDL由简单存储器，计数器等搭建最终实现8位的cpu设计-VHDL realization 8 of cpu design
count
- 基于vhdl语言设计实现的计数器程序，可实现模为10.12等等的计数器。-Vhdl language-based design and implementation of a counter, which enables the mold to 10.12 etc. counter.
based-on-Freescale-S12X-MCUChap06
- 不是精品我不发 苏州大学资源-嵌入式系统设计实战 基于飞思卡尔S12X微控制器课件 第7章 主要内容： 定时器相关模块及其应用 1)计数器/定时器的基本工作原理 2)定时器模块的基本编程方法与实例 3)定时器模块输入捕捉功能的编程方法 4)定时器模块输出比较功能的编程方法与实例 5)定时器模块输出比较功能的编程方法 6)脉宽调制模块PWM 7)周期中断定时器模块PIT-I do not fine hair Suzhou University Resou
based-on-Freescale-S12X-MCUChap07
- 不是精品我不发 苏州大学资源-嵌入式系统设计实战 基于飞思卡尔S12X微控制器课件 第7章 主要内容： 不是精品我不发 苏州大学资源-嵌入式系统设计实战 基于飞思卡尔S12X微控制器课件 第6章 主要内容： 定时器相关模块及其应用 1)计数器/定时器的基本工作原理 2)定时器模块的基本编程方法与实例 3)定时器模块输入捕捉功能的编程方法 4)定时器模块输出比较功能的编程方法与实例 5)定时器模块输出比较功能的编程方法 6)脉宽调制模块PWM 7
shiyan2
- 含异步清0和同步时钟使能的加法计数器的设计，可以从0加到99，使用VHDL语言-Cleared containing asynchronous and synchronous clock enable the addition of counter design, added to 99 can range 0, the use of VHDL language
jishuqi
- 关于计数器的基本设计例程，需要quartus软件才可以打开-Basic design routines on the counter, need quartus software to open