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ex
- 用HDPLD实现的高速并行乘法器，其输入为两个带符号位的4位二进制数- HDPLD implementation with high-speed parallel multiplier, the input symbols with two 4-bit binary number
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- 四位元乘法器(含TPD) 被乘數:SW(3..0) 乘數: SW(7..4) 積: LEDR(7..0)-Multiplier 4 yuan (including TPD) multiplicand: SW (3 .. 0) multiplier: SW (7 .. 4) plot: LEDR (7 .. 0)
Mars-EP1C6-F_code1
- 此包中为FPGA学习板中的基础实验代码.共包括8个实验源代码:8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机和四位比较器.-In this package for the FPGA board to study the basis of the experiment code. A total of eight experiments, including source code: 8-bit priority encoder, multipliers, mul
shiyan3
- 在quartus中打开，这是4位无符号数乘法器的bdf电路图。很精髓！-Open in quartus, which is 4 bit unsigned number bdf multiplier circuit. Very essence!
4BITMULTIvhdl
- 4BIT MULTI VHDL乘法器4位元VHDL實現-4BIT MULTI VHDL
4bit_multiply
- 4位无符号乘法器，在fpga开发板上实现了乘法的功能-4 unsigned multiplier, in the fpga development board to achieve a multiplication of functions
mult
- 4级流水乘法器，本文利用FPGA完成了基于半加器、全加器、进位保留加法器的4比特流水乘法器的设计，编写VHDL程序完成了乘法器的功能设计，并通过Modelsim进行了仿真验证。-Four water multipliers, this paper complete FPGA-based half adder, full adder, carry-save adder 4 bit pipeline multiplier design, write VHDL program to complete
verilog
- Verilog学习例程：4位二进制数的乘法器、5分频器、8位数据寄存器、8位移位寄存器、边沿D触发起门级设计、边沿D触发器行为级设计、同步计数器、异步计数器-Verilog learning routines: 4-bit binary number multiplier, 5 dividers, 8-bit data registers, 8-bit shift register, edge-triggered D gate-level design, level design edge D
Array_mul8
- 4位输入，8为输出列阵乘法器，列阵乘法器比之普通的移位乘法器具有更高的速度和更强的并行能力，且进一步升级十分方便。-4 input, 8 for the output array multiplier, array multiplier with higher speeds and greater parallelism than the ordinary shift multiplier, and further escalation is very convenient.
FFT
- 本程序为FFT的一个蝶形运算单元，输入位4位，输出8位，由于乘法器的原因，分实部与虚部，输出也为实部虚部，对其进行组合可实现FFT变换，其中乘法器为快速的列阵乘法器。-FFT butterfly unit, the input bit 4bit output 8bit, due to the multiplier, divided into real and imaginary parts, the output for the real part of the imaginary part o
200711-0054-05
- TMS28335初始化完成之后， 1、 先DDS产生73.35hz的方波。（问流量管固定频率） 2、 乘法器的另一个数字端输入乘数直接给一个固定值（按照5v），系数是固定的就是对应PID输出的那个接口，串行十二位信号输出（需要先定好一个GPIO接口）。 3、 再延迟一定的时间0.1s或其他时间之后，开始ad采集信号，分别采两路AD信号，此时不稳定（为什么要等到一定的幅值才开始采集AD信号） 4、 选择250点估计一个频率，频率估计的方法采用计算峰值次数的方法或者过零点，总之是为了
mul_addtree
- 用verilog HDL语言实现一个4位的流水线乘法器-Achieve a 4-bit pipelined multiplier using Verilog HDL language
Example8
- 一个基于FPGA的4位流水乘法器的小程序，设置了时钟输入，数据输入，并输出结果。-One of four water-based FPGA multiplier applet, set the clock input, data input and output.
Multiplier
- 4位二进制乘法器VHDL语言源文件配有中文解释-4 binary multiplier VHDL language source files with Chinese interpretation
jiajianchengchu
- 4.移位相加式十进制硬件乘法器电路， 要求：输入两个1位十进制数，利用移位相加法计算它们的乘积，显示乘数、被乘数和积。-The shift and add type decimal hardware multiplier circuit, Requirements: Enter both a decimal number, and calculate their product using a shift-add method, display multiplier, multiplic
mult
- 一个4位二进制数乘法器，基于vhdl实现的，8位输出二进制-4 binary multiplier implemented based vhdl
cmp42
- 用于乘法器设计，8位Booth译码乘法器，4-2压缩结构，加速乘法运算速度-Used for the design of multiplier, 8 Booth decoding multiplier, 4-2 compressed structure, accelerate the multiplication rate
fwdfwfft
- 4位的16点fft，ccmul为复数乘法器，bfproc为蝶形运算器，输出的结果为四位，每一级都要进行round操作。-4 16-point fft, ccmul for complex multiplier, bfproc for the butterfly operation, a result output is four, each stage should be carried out round operation.
booth
- 16位booth乘法器的实现：先将被乘数的最低位加设一虚拟位。开始虚拟位变为零并存放于被乘数中，由最低位与虚拟位开始，一次判定两位，会有4种判定结果。(The 16 bit booth multiplier to achieve: first the least significant bit is added with a virtual position. Start a virtual becomes zero and stored in the multiplicand, startin