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- altera的15个IP核的源码,可能有用
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- 本文介绍了一个使用 VHDL 描述计数器的设计、综合、仿真的全过程,作为我这一段 时间自学 FPGA/CPLD 的总结,如果有什么不正确的地方,敬请各位不幸看到这篇文章的 大侠们指正,在此表示感谢。当然,这是一个非常简单的时序逻辑电路实例,主要是详细 描述了一些软件的使用方法。文章中涉及的软件有Synplicity 公司出品的Synplify Pro 7.7.1; Altera 公司出品的 Quartus II 4.2;Mentor Graphics 公司出品的 ModelSim
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- 高级FPGA教学实验指导书-逻辑设计部分.pdf QuatusII5.0 是Altera 公司的最新产品。MaxplusII 是一套非常成功的PLD 开发软件, 虽然QuartusII 已经推出了4 年,并且Altera 宣布不再对MaxplusII 进行升级,但至今仍 有非常多的工程师在使用MaxplusII。 Altera 在QuartusII 中允许将软件界面设置为 MaxplusII 风格,以吸引MaxplusII 的用户转向QuartusII。安装QuartusII 时
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DE2_LCM_CCD
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