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vhdlshiyan
- 本文为采用VHDL编写的程序及报告。步骤如下：1设计三位二进制计数器程序 二:设计一驱动循环显示7位数字 2编写LED控制程序如下： 3设计采用原理图方式如下: -VHDL paper prepared for the introduction of procedures and reports. Steps are as follows : Design of a binary counter three two procedures : Design of a drive
shijizhi
- 十进制加法计数器.VHDL程序,可在Quratus 2中运行
dividefre
- CPLD_EPM7064程序,运用计数器实现的分频程序,VHDL
EXPT43_cnt10
- 基于fpga和sopc的用VHDL语言编写的EDA含异步清0和同步时钟使能的加法计数器
COUNT60.20
- 用vhdl语言实现模可变计数器的设计 这是学习VHDL语言的经典例子
geleicounter
- 开发环境是FPGA开发工具，格雷码计数器的VHDL程序
generate语句的应用
- vhdl实验 计数器：generate语句的应用
60COUNTER
- 六十进制计数器.电子万年历是计数器的应用之一.年由月的十二进制计数器进位+1得到.月是日的三十进制计数器进位+1得到.日是小时的二十四进制计数器进位+1得到.小时是分的六十进制计数器进位+1得到.分是秒的六十进制计数器进位+1得到.本程序基于VHDL.其开发环境是MAXPLUS2
cnt6
- 基于vhdl的6进制计数器模块，实现0-5计数
cnt10
- 基于vhdl的10进制计数器模块，实现0-9计数
CNT4B
- 基于VHDL的4位带异步清零的二进制计数器。
digital_cymometer
- 简易数字频率计利用复杂可编程逻辑器件FPGA,VHDL编程将所有功能模块集成在一块芯片上。功能模块包括时基脉冲发生器、计数器、数据锁存器和显示电路4部分。设计时先分别设计各功能模块，并调试得到正确仿真结果，然后将各个功能模块组合起来。最后作整体仿真、下载，得到实物。由于采用纯数字硬件设计制作，稳定性、可靠性远远高于使用单片机或模拟方式实现的系统，外围电路简单。该数字频率计达到预期要求，实现了可变量程测量，测量范围0.1Hz—9999MHz，精度可达0.1Hz。
60counter
- 60进制计数器,其功能是实现60进制计数的vhdl语言
7vhdl
- 16 进制段位数码译码扫描显示，用VHDL编写计数器并完成计数显示
08_VHDL_simulation2
- 台湾人梁奕智写的VHDL编程学习的PPT讲义，里面包括内容有D触发器、寄存器、累加器、计数器、有限状态机等非常有用的内容。
c4240c
- 一个通用计数器的VHDL源代码,只要稍做修改，就可以实现各种进制的计数器。
frequency-phase_test_vhdl
- 相位差测试，频率测试、频率计数器、闸门控制器、显示译码控制的vhdl程序
COUNT10
- 一个十进制计数器的vhdl程序，大家可以参考，已经经过编译了
fenpin1
- VHDL分频器，利用分频比较错法，要实现K=324/28=8.3571428571...的分频周期为28，18个8分频和10个9分频循环，所以设一个０到２7的循环计数器，每当1、4、7、10、13、16、19、22、27时进行9分频，其他时为8分频；为使占空比尽量接近50％，需要在每一个8或9分频中设定一下输出几个时钟的0和1。
Counter
- VHDL硬件描述，使用环境为Quartus2 6.1 分别为16进制及60进制计数器的源代码