搜索资源列表
countertest
- vhdl实现的计数器
binarycount
- 异步复位、同步置数的四位二进制计数器的VHDL源文件
Dip_PB_Led
- 用VHDL写的带有防抖动功能的四位计数器
50vhdl
- 50个VHDL常用的模块，包括计数器，译码器，编码器，锁存器等等,可供参考
counter
- 计数器的VHDL设计，已经在FPGA上验证
4bitCounter
- VHDL编写的四位加法计数器，可以通过QuartusII环境验证
source
- 包含了四位计数器等基本数字模块的的verilog HDL程序代码,该功能实现,可以直接利用DC进行综合,得到硬件电路,亦能够转换成VHDL语言进行综合
付铁刚036089095
- vhdl寄存/计数器设计-VHDL Storage / counter design
Des2Sim
- 本文介绍了一个使用 VHDL 描述计数器的设计、综合、仿真的全过程，作为我这一段 时间自学 FPGA/CPLD 的总结，如果有什么不正确的地方，敬请各位不幸看到这篇文章的 大侠们指正，在此表示感谢。当然，这是一个非常简单的时序逻辑电路实例，主要是详细 描述了一些软件的使用方法。文章中涉及的软件有Synplicity 公司出品的Synplify Pro 7.7.1； Altera 公司出品的 Quartus II 4.2；Mentor Graphics 公司出品的 ModelSim
cnt10
- 10进制计数器，VHDL描述的，实验必备
voterandcounter
- 用VHDL写的源代码程序，包涵三人表决器，七人表决器，全加器以及模24，模60的计数器，都是单文件的，由于程序小又多，所以集中在一起，供新学习VHDL语言的朋友们参考。
Alu1232
- VHDL开发的计数器。源程序不复杂，应该都能看懂。最重要的注意：是时序问题-VHDL development of the counter. Source code is not complicated, should be able to understand. The most important Note : Timing is the issue
分频器FENPIN1
- EDA中常用模块VHDL程序，不同时基的计数器由同一个外部是中输入时必备的分频函数。分频器FENPIN1/2/3(50分频=1HZ，25分频=2HZ，10分频=5HZ。稍微改变程序即可实现)-EDA VHDL modules commonly used procedure, the time - with a counter by the external input is required when the sub-frequency functions. Frequency Divider
experiment4_play
- VHDL实验四，设计一个异步清零和同步时钟使能的4位加法计数器-VHDL Experiment 4, an asynchronous reset and synchronous design clock enable 4-bit adder counter
shixian.rar
- 该文件是一份本人设计的实验报告，报告内详细说明了用VHDL语言，设计一个三位动态显示的计数器。采用模块化得设计，设计通过了仿真以及下载实现。总的文件是：shixian.vhd,下面包括四个元件：jishu1000.vhd,xzqh.vhd,senvedec.vhd,disp.vhd.,this paper uses vhdl to complement a design about how to make three leds display at the same time.
ls192.rar
- vhdl,十进制加减计数器，输出计数序列信号,vhdl, decimal addition and subtraction counter, the output count sequence signal
Counter60min
- VHDL语言编写的一个六十进制计数器（用于分钟），一个脉冲输入引脚，一个复位引脚，8个BCD码输出引脚，一个进位输出引脚。与我的其它8个模块配套构成一个数字钟。-A 60 binary counter(for minute) programmed with VHDL language.A pulse input, a reset input, eight BCD code output BCD code, a carry bit output. It is one of my total 9 m
100hexadecimalcounter
- 用vhdl对GAL22V10进行编程，实现100进制计数器-Using VHDL programming on GAL22V10, 100 hexadecimal counter
Vhdl1
- 具有异步清零、同位输入/输出的4位计数器的VHDL代码（包含一个实体和一个与之对应的结构体）-With asynchronous clear, with digital input/output 4-bit counter of the VHDL code (including an entity and a corresponding structure)
8weishijinzhijishuqi
- 一个简单的8位十进制计数器源代码，VHDL实现编程-A simple 8-bit decimal counter source code, VHDL realization of programming