搜索资源列表
counter60
- 六十进制计数器的VHDL源程序代码，很实用-Six decimal counter VHDL source code, very useful
shuzixitongn
- VHDL代码 计数器 完成一分钟内的计数，到59清零，提供4个频率选择-VHDL code counter finished within one minute count to 59 cleared, 4 frequency selection
fenpin
- VHDL编写的分频器，占空比为1:1，可以根据需要，修改计数器，完成不同频率的分频-Divider in VHDL, the duty cycle of 1:1, as needed, modify the counter, complete different frequency divider
ADC_TLC549
- 实现ADC转换的VHDL代码，利用计数器分频产生1MHz的频率，在此频率下，读取八位的AD数据并存储供处理使用，根据实际需要转换成模拟电平。-ADC conversion of the VHDL code, the use of counter divider to generate a 1MHz frequency, frequency, read eight of the AD data and stored for processing, according to the actual n
COUNT10
- 基于FPGA的一个带有异步复位和同步时钟使能的十进制加法计数器的设计，QuartusII编译通过，采用VHDL语言编写。-Based on FPGA with a reduction of asynchronous and synchronous clock can make the decimal additions counter design, QuartusII compile, USES the VHDL language.
shu-kong-fen-pin-qi
- 数控分频器的功能就是当在输入端给定不同输入数据时将对输入的时钟信号有不同的分频比，数控分频器就是计数值可并行预置的加法计数器设计完成，方法是将计数溢出与预置数加载输入信号相接即可。利用QuartusII软件，可以用VHDL语言进行编写程序的放法进行对数控分频器的设计。这里不需要很好的数字电路的知识，只要懂得VHDL语句就可以实现对数字电路功能的设计。-NC divider function is that when given different input data at the input
pcm
- ２４选８多路选择计数器 PCM编解码,采编器VHDL 源代码，包括顶层文件。-PCM(Pule code modulation) code and decoder
counter
- 用vhdl语言，在QuartusII下，时序逻辑电路设计（带置位的异步可逆（加1或减1）6进制计数器）-With vhdl language, in QuartusII under sequential logic circuit design (set asynchronous reversible (plus or minus) hexa counter)
lab2-part1
- FGPA,VHDL 实现１６位加法计数器，从０计数到２^１６-FGPA, VHDL 16 Addition counter counts from 0 to 2 ^ 16
550vvhdll0
- 50个VHDL常用的模块，包含计数器器，译码器，编码器，锁存器等等，可供参考 -50 VHDL commonly used modules, including the counter, decoder, encoder, latches and more is available for reference
VVHDDLexampllH
- VHDL的49个源码实例，源码实例丰富，有计数器、状态机机、寄存器、汉明纠错码编码器、游戏源码程序源码 -49 of VHDL source instance, the source instance, counters, state machines machine registers, the Hamming error correction code encoder, the game source program source code
count10
- 利用VHDL编写的十进制计数器，测试成功，可以使用-Use VHDL to write decimal counter, the test is successful, you can use
jishuqi
- 利用VHDL编写的计数器程序，在Quarter two 上经过仿真验证正确-Counter program written using VHDL, through simulation Quarter two
VHDL_60-system_counter
- 用VHDL语言编写的简易60进制的可调节计数器，用于Xilinx ISE软件-A 60-digit system settable countr using VHDL, programming using Xilinx ISE
phase_test
- VHDL,简易音频数字相位表的设计与实现 数字相位测量仪在工业领域中经常用到的一般测量工具，主要应用与同频率正弦信号间的相位差的测量显示。 本系统采用FPGA实现测量的核心部分，主要由数字鉴相、累加计数器、控制器以及寄存与显示译码电路组成。该系统硬件电路简单，整个系统采用硬件描述语言VHDL作为系统内部硬件结构的描述手段，在XILINX公司的ISE9.1的软件支持下完成。可以对20Hz~20kHz频率范围内的音频信号进行采样鉴相处理，并将数据传回FPGA进行相位差计数累加、测量运算，最后送显
cnt16
- 含同步置零异步预置数功能的16进制计数器的VHDL实现，程序尽量简化，无冗余-16 counter VHDL implementation
cntm60v
- 基于VHDL的60进制计数器代码，可以实现六十进制计数-60 binary counter based on the VHDL code can be achieved sexagesimal counting
miaobiao
- 秒表应用VHDL语言设计数字系统，很多设计工作可以在计算机上完成，从而缩短了数字系统的开发时间。我们尝试利用VHDL为开发工具设计数字秒表。 秒表的逻辑结构较简单，它主要由十进制计数器、六进制计数器、数据选择器、和显示译码器等组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，整个秒表还需有一个启动信号和一个清零信号，以便秒表能随意停止及启动。 秒表有共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为B
variabled-counter
- 这是一个变模计数器的vhdl程序，可以实现模值为9、11、13、15的计数功能。-This is a variable modulus counter vhdl program value 9,11,13,15 counting function can be achieved mold.
counter
- vhdl语言做的4位可逆计数器和格雷码转换器，包括具体代码和仿真结果-vhdl language do four reversible counter and Gray code converter, including a specific code and simulation results