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8sfdsd
- 用VHDL实现的八位可逆计数器，可作为交流学习使用。-VHDL implementation with eight reversible counter can be used as the exchange of learning to use.
clock_counter
- 一个简易的时分秒自加计数器，没有设置功能-hour-minute-second counter
vhdl
- 使用 VHDL 描述计数器的设计、综合、仿真的全过程,很好用-Counter design using the VHDL descr iption, synthesis, simulation of the whole process, very good use
74LS160
- 源码，VHDL语言编写的74LS160计数器-Source code, VHDL language of the 74LS160 counter
ElectronicClockandsimulationwithVHDL
- 电子时钟VHDL程序与仿真。包括:10进制计数器设计与仿真,6进制计数器设计与仿真,24进制计数器设计与仿真.-Electronic Clock and simulation of VHDL program. Includes: 10 binary counter design and simulation, 6 binary counter design and simulation, 24 binary counter design and simulation.
VHDL
- VHDL语言例程集锦，包括组合逻辑、计数器、移位寄存器、存储器等处理。-VHDL language routines Collection, including the combinational logic, counters, shift registers, memory and other processing.
VHDL
- 一些VHDL的简单实例，包括各种计数器，三人表决器等-Some simple examples of VHDL, including the various counters, three voting machines, etc.
10512210247008
- 该数字式相位测量仪以单片机 (89c52) 为核心 , 通过高速计数器 CD4040 为计数器计算脉冲个数从 , 而达到计算相位的要求 , 通过 8279 驱动数码管显示正弦波的频率，不采用一般的模拟的振动器产生 , 而是采用单片机产生 , 从而实现了产生到显示的数字化 . 具有产生的频率精确 , 稳定的特点 . 相移部分采用一般的 RC 移相电路 , 节省了成本。-The digital phase-measuring instrument in order to microcontrolle
VHDLdigital
- 7段数码管译码器设计与实现 一．实验目的 1. 掌握7段数码管译码器的设计与实现 2. 掌握模块化的设计方法 二．实验内容 设计一个7段数码管译码器，带数码管的4位可逆计数器 [具体要求] 1. 7段数码管译码器 使用拨码开关SW3, SW2, SW1, SW0作为输入，SW3为高位，SW0为低位。 将输出的结果在HEX1，HEX0显示。当输入为‘0000’~‘1111’显示为00~15， 2. 带数码管的4位可逆计数器 将实验三的结果
experiment4_play
- VHDL实验四，设计一个异步清零和同步时钟使能的4位加法计数器-VHDL Experiment 4, an asynchronous reset and synchronous design clock enable 4-bit adder counter
fre_pwm
- 可以调整频率和占空比的大小，用计数器来实现。时钟越高精度越好-FREQUENCE DUTY CYCLE
DigitalClock
- 基于FPGA的数字电子钟设计，系统总程序由分频模块、“时分秒”计数器模块、数据选择模块、报时模块、动态扫描显示和译码模块组成。得到一个将“时”、“分”、“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时，显示满刻度为23时59分59秒，另外有校时、校分和整点报时功能，并通过数码管驱动电路显示计时结果。-FPGA-based design of digital electronic clock, the system program by the total frequency modul
count100
- 用VHDL语言编写的100进制计数器，计数到99后清零-VHDL language with the binary counter 100, count to 99 after the clear
clk_div
- 分频计数器verilog源代码,包括实验说明文档,清晰易懂.-this code can easily be understood and teaches you how to divide the clock.
adder
- 基本组合电路 含异步清零和同步时钟的加法计数器-Basic combinational circuits with asynchronous clear and the addition of synchronous clock counter
counter_bcd7
- bcd十进制计数器，用于频率计设计的计数器单元，输出zeros用于选通量程使用！-bcd decimal counter, the counter for frequency counter design unit, the output zeros for the use of strobe range!
frequencymeter
- 测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。-Measuring the frequency of means, including electronic counter to measure frequencies with high precision, easy to use, fast measurement and easy to realize the advantages of automa
timer
- 外设timer设计：16bit定时器、ETU计数器、具有3种可配置中断请求输出、内部寄存器的读写编程。-Peripheral timer design: 16bit timer, ETU counter, with 3 configurable interrupt request output, the internal register read and write programming.
sram
- 数据存储和读取电路以一个双端口SRAM为中心，用二进制计数器产生存取地址、以十进制计数器产生欲存储的数据，读出的数据经过LED七段译码，送LED数码管显示-Data storage and reading circuit in a dual-port SRAM as the central access address generated using a binary counter to generate For decimal counter data stored, read out th
xiyiji
- 洗衣机控制程序，包括分频器，计数器，触发控制器等。-Washing machine control procedures, including the divider, counter, trigger controller.