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搜索资源列表

  1. ROM

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  2. 使用verilog语言实现对altera下cycloneII系列FPGA的片上ROM的创建,读写,调用IP核-Use verilog language to achieve altera under the cycloneII series FPGA on-chip ROM to create, read and write, call IP core
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-11
    • 文件大小:36410
    • 提供者:张仑仑
  1. E4_4_IIR4Functions

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  2. 用verilog语言实现的一个IIR滤波器,因为现在的ise等工具中没有包含相关的ip核,所以需要手动设计。 -With verilog language to achieve an IIR filter, because now ise and other tools do not contain the relevant ip kernel, so the need for manual design.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-15
    • 文件大小:1024
    • 提供者:杨某人
  1. dfe_filter

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  2. DEF算法的FIR滤波器verilog代码,内有乘法器IP核,可直接仿真使用-DEF algorithm for FIR filter verilog code with multiplier IP core, can be directly used simulation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-16
    • 文件大小:2048
    • 提供者:右下角
  1. Ahb2Apb

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  2. AHB总线协议转APB总线协议的接口IP,使用Verilog代码实现,有详细的英文注释(AHB bus protocol turn APB bus interface IP, use Verilog code implementation, and have a detailed knowledge of the English comments)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-19
    • 文件大小:5120
    • 提供者:local_boy
  1. modelsim se 10.1a crack

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  2. Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件,它能提供友好的仿真环境,是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术,编译仿真速度快,编译的代码与平台无关,便于保护IP核,个性化的图形界面和用户接口,为用户加快调错提供强有力的手段,是FPGA/ASIC设计的首选仿真软件。(Mentor's ModelSim, the industry's best HDL language simulation
  3. 所属分类:VHDL/FPGA/Verilog

  1. sdr_sdram

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  2. sdram使用接口仿真,altera公司ip使用方法(sdram verilog. SDRAM using interface simulation, Altera company IP use method)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:12288
    • 提供者:风雪来
  1. 高大上欧美风商务PPT模板

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  2. JPEG_d IP Core Verilog crypted source
  3. 所属分类:其他

  1. 8051Core

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  2. 8051 Core Verilog RTL IP Code
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-03
    • 文件大小:1597440
    • 提供者:richman
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