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STC89C51RC-RDP_GUIDE-CHINESE
- STC89C51RC-RD+_GUIDE-CHINESE系列单片机器件手册-STC mcu pdf
240128-m64-GPS
- iccavr atmega64 6963(160128) GPS USART0/USART1接收GPS 时钟显示-iccavr atmega64 6963(160128) GPS USART0/USART1 RD GPS time display
administration
- 系统垃圾清除Settings\Temp\*.*" del /f /s /q " userprofile \recent\*.*" echo 清理系统垃圾完成！ echo. & pause -@echo off echo 正在清理系统垃圾文件，请稍等...... del /f /s /q systemdrive \*.tmp del /f /s /q systemdrive \*._mp del /f /s /q systemdrive \*.log d
SPI2REG.ZIP
- SPI interface to register rd/wt interface. Tested and used in project.
ISAR2
- 仿真matlab 的ISAR回波以及用RD算法进行成像-simulation of ISAR echo using matlab, and imaging use RD algorithm
temperature-sensor-DS18B-
- 硬件环境： TFT:PE0-PE15--->DB0-DB15 PD7->CS PD8->RS PD9->WR PD10->RD PD11->RESET DS18B20：DQ-->PD4 功能： 显示开机画面，且环境温度的实时显示-Hardware environment: TFT: PE0-PE15-> DB0-DB15 PD7-> CS PD8-> RS PD9-> WR PD10-> RD P
RSprinciple-introduce
- 这篇文章是RS编码浅显易懂的解释，比较适合写代码的人看，要不数学公式太多，看不明白-for RS design， simple enough to RD
stripmapSAR
- SAR成像RD算法 点成像matlab程序 并附中文详细注释-SAR imaging method RD coding by matlab and some notes
sar
- sar图像成像仿真（包括rd算法，cs算法，rdm算法，内含sinc插值法距离徙动校正）。--RD algorithm---- SAR point target simulation results is quite good.
SAR
- 关于SAR的RD算法，包括距离压缩，距离徙动，方位向压缩，供参考-RD algorithm on SAR range compression, range migration and azimuth compression for reference
SAR-simulation
- SAR目标成像模拟仿真，包括RD和CS算法，点目标和面目标-SAR target imaging simulation, including the RD and CS algorithm, point targets and surface targets
st7735r
- TFTLCD 测试 20 PIN的公PIN接口-TFTLCD CS RS WR RD D0~D7
Lab17_seq_detect
- 一个序列检测器，在时钟的每个下降沿检查数据。当检测到输入序列 din 中出现 1101 或 0110时，输出 flag 为 1，否则输出为 0。 （1）当cs = 1，wr 信号由低变高（上升沿）时，din 上的数据将写入由 addr 所指定的存储单元 （2）当cs = 1，rd = 0时，由 addr 所指定的存储单元的内容将从 dout 的数据线上输出。 -A sequence detector, check the data in each clock falling edge. Wh
8202-rd-romfile
- sphe 8202rd bin file 228 remote ir file
RD-0
- 雷达成像RDA正侧视 matlab 我看的是合成孔径雷达成像算法与实现-digital processing of synthetic aperture radar
RD_bisar
- sar成像RD算法，合成孔径雷达成像频域算法-sar imaging RD algorithm，Synthetic aperture radar imaging, frequency-domain algorithm
PipelineCPU
- 用Verilog HDL语言或VHDL语言来编写，实现多周期CPU设计。能够完成以下二十二条指令。（均不考虑虚拟地址和Cache，并且默认为大端方式）： add rd, rs, rt addu rd, rs, rt addi rt, rs, imm addiu rt, rs, imm sub rd, rs, rt subu rd, rs, rt nor rd, rs, rt xori rt, rs, imm clo clz slt rd, rs, rt
mulitcpu
- 用verilog HDL语言或者VHDL语言来编写，实现多时钟周期CPU的设计。能够完成以下二十二条指定（均不考虑虚拟地址和Cache，并且默认为小端方式）： add rd, rs, rt addu rd, rs, rt addi rt, rs, imm addiu rt, rs, imm sub rd, rs, rt subu rd, rs, rt nor rd, rs, rt xori rt, rs, imm clo clz slt rd, rs,
091220111singalcpu
- 用verilog HDL语言或者VHDL语言来编写，实现单周期CPU的设计。能够完成以下十六条指定： add rd, rs, rt addu rd, rs, rt addi rt, rs, imm addiu rt, rs, imm sub rd, rs, rt subu rd, rs, rt nor rd, rs, rt xori rt, rs, imm clo clz slt rd, rs, rt sltu rd, rs, rt slti