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ClkScan
- 此设计采用Verilog HDL硬件语言设计,在掌宇开发板上实现. 将整个电路分为两个子模块,一个提供同步信号(H_SYNC和V_SYNC)及像素位置信息;另一个接收像素位置信息,并输出颜色信号。这样便于进行图形修改,同时也容易实现- This design uses Verilog the HDL hardware language design, realizes on the palm space development board Divides into two stature
VLSIrtl_spi
- verilog语言写的SPI接口,全同步设计,低门数,可以很容易应用到嵌入设计方案中.-Verilog language to write the SPI interface, all synchronous design, low gate count. it is very easy to use embedded design programs.
countqi
- 计数器 同步异步预置数清零 verilog hdl 编写-Asynchrony preset counter reset the Verilog HDL few prepared
simple_fifo
- verilog HDL原码 一种简单的同步FIFO原码,可以被综合-verilog HDL original code a simple synchronous FIFO original code, which can be integrated
NumClock
- 基于Altera公司系列FPGA(Cyclone EP1C3T144C8)、Verilog HDL、MAX7219数码管显示芯片、4X4矩阵键盘、TDA2822功放芯片及扬声器等实现了《电子线路设计• 测试• 实验》课程中多功能数字钟实验所要求的所有功能和其它一些扩展功能。包括:基本功能——以数字形式显示时、分、秒的时间,小时计数器为同步24进制,可手动校时、校分;扩展功能——仿广播电台正点报时,任意时刻闹钟(选做),自动报整点时数(选做);其它扩展功能——显示年月日(能处理
xsi
- verilog 实现帧同步,比较简短的一个程序-verilog achieve frame synchronization, a relatively short procedure
Johnaon_counter
- 本设计为六位约翰逊(Johnson)计数器,首先给大家介绍一下什么是约翰逊计数器,它又称扭环计数器,是一种用n位触发器来表示2n个状态的计数器。它与环形计数器不同,后者用n位触发器仅可表示n个状态。2~n进制计数器(n为触发器的个数)有2~n个状态。若以6位二进制计数器为例,它可表示64个状态。但由于8421码每组代码之间可能有二位或二位以上的二进制代码发生改变,这在计数器中特别是异步计数器中就有可能产生错误的译码信号,从而造成永久性的错误。而约翰逊计数器的状态表中,相邻两组代码只可能有一位二进
64路并行带延迟
- 64路并行内插滤波以及基于gardener环的符号同步 MATLAB仿真
ODriveFPGA-master
- 使用FPGA控制永磁同步电机的代码,实现对永磁同步电机的控制功能。(Motor control by using FPGA)
遥控器接收解码电路
- 设计遥控器接收解码电路。该电路接收编码后的串行数据,解码输出数据。电路接收 到的串行数据的格式为: 4 位同步码“ 1010”, 4 位数据(高位在前), 1 位奇校验码(对前 8 位数据校验)(Design of remote control receiver decoding circuit. The circuit receives the encoded serial data and decodes the output data. The format of the serial
Clock_Synchronization_Module
- 数字接收机中频部分数字时钟的设计 包括matlab仿真 verilog代码、 testbench代码 以及word设计文档(Design of medium frequency digital clock in digital receiver Including Matlab simulation Verilog, testbench code, and design documents)
spi_master
- SPI通信:串行flash的读写擦除命令通过SPI接口进行通信。? CPU芯片与FPGA通过SPI接口进行通信。? 其他功能集成电路芯片参数寄存器配置。例如DAC芯片内部有很多寄存器(因为芯片有很多功能,要通过设置寄存器不同的开关来打开或关闭相应的功能,一上电去初始化寄存器)需要我们去配置。FPGA一上电也是通过配置芯片里边来读取数据,然后配置FPGA内部的SRAM。FPGA是读取FLASH里边的串行数据,读取完校验完才配置到我们的FPGA的SRAM中去。速度比串口快,而且是同步传输。(Th
wei
- 实现位同步提取的代码部分,使用Verilog语言编程。(Implementing the code part of the bit synchronization extraction)
异步FIFO
- 自己编写的同步和异步FIFO的verilog代码,验证过,有可靠性(Verilog code of my own synchronous and asynchronous FIFO, verified,and reliable.)
pcm.tar
- 在FPGA开发板上实现通信中PCM30/32系统的时分复用,编码,解码,串并行转换,以及同步识别(On the FPGA development board, we complete time division multiplexing, encoding, decoding, serial parallel conversion and synchronization identification of PCM30/32 system in communication.)
好-无线通信FPGA设计-Xilinx
- 《无线通信FPGA设计》以Xilinx公司的FPGA开发平台为基础,综合FPGA和无线通信技术两个方向,通过大量的FPGA开发实例,较为详尽地描述了无线通信中常用模块的原理和实现流程,包括数字信号处理基础、数字滤波器、多速率信号处理、数字调制与解调、信道编码、系统同步、自适应滤波算法、最佳接收机,以及WCDMA系统的关键技术。《无线通信FPGA设计》概念明确、思路清晰,追求全面、系统、实用,使读者能够在较短的时间内具备无线通信领域的FPGA开发能力。(The design of wireless
Verilog例程
- 里面包涵了大量例程,如全加器\计数器\同步置数、同步清零的计数器\隐含锁存器举例,可以帮助学习
bt656_decode
- 将嵌入式BT656格式数据解码出带行场同步信号的YCbCr422格式数据(Decoding Embedded BT656 Format Data to YCbCr422 Format Data with Field Synchronization Signa)
Verilog实例代码
- 一些verilog模块的代码与tb,常见的同步异步FIFO,RAM和适合新手学习
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- 数字通信同步技术的MATLAB与FPGA实现 Altera Verilog版.pdf(Synchronization technology of digital communication MATLAB FPGA Altera Verilog.pdf)