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Verilog-HDL
- 本CD-ROM包括《Verilog-HDL实践与应用系统设计》一书中的全部例子，这些例子全部通过了验证。第七章以后的设计实例，不仅有Verilog-HDL的例子，也附了包括VB、VC++等源程序,甚至将DLL的生成方法也详尽地作了说明。 -the CD-ROM include "Verilog-HDL Practice and Application System Design," a book the whole Examples of these examples w
verilogshejiMiLeJIEMAQI
- 用verilog设计密勒解码器 一、题目： 设计一个密勒解码器电路 二、输入信号： 1． DIN：输入数据 2． CLK：频率为2MHz的方波，占空比为50％ 3． RESET：复位信号，低有效 三、输入信号说明： 输入数据为串行改进密勒码，每个码元持续时间为8μs，即16个CLK时钟；数据流是由A、B、C三种信号组成； A：前8个时钟保持“1”，接着5个时钟变为“0”，最后3个时钟为“1”。 B：在整个码元持续时间内都没有出现“0”，即连续16个时钟保
very-good-ok-ref-ddr-sdram-verilog
- Sdr SDRAM控制器参考设计,很好的-Sdr SDRAM controller reference design, very good
VCDwtHDLV
- < 大型RISC处理器设计--用描述语言Verilog设计VLSI芯片>>光盘
FIFO
- 异步FIFO控制器的Verilog设计与实现
Verilog
- 本书是一本Verilog语言设计和综合手册,对学习Verilog语言有很大作用,值得阅读.
fifo
- 高速FIFO，verilog设计。速度高达130Mhz
ocidec3
- IDE的Verilog设计，已经经过验证。
sheji
- verilog设计练习进阶 对初学者来说 是对所学知识不错的检验 让你在思考问题的同时所获更多
Verilog
- 现代逻辑设计 Verilog 语言
source
- verilog设计范例，和王金明的verilog书可以配套使用。
verilog1
- 基于FPGA的多功能数字钟Verilog设计2007-06-17 21:06基本功能： 1．具有时、分、秒计数显示功能（6位数码管构成），以24小时循环为计时基准。 2. 具有调节小时、分钟的功能。 3．具有整点报时功能，整点报时的同时数码管显示闪烁提示。
verilog_sin_complete
- verilog设计正弦波波形模块,可自己通过参数设置得到所需峰值的波形
verilog_delta_complete
- verilog设计锯齿波波形模块,可以仿真编译,综合,非常有价值!
Verilog-Semantics
- Synthesizable Verilo---syntax and semantics一本很好的关于verilog可综合设计的参考书-Synthesizable Verilo --- syntax and semantics a good Verilog synthesis of the reference design
verilog
- 北大微电子学系于敦山老师的课件，介绍Verilog HDL、Cadence Verilog仿真器、可综合的Verilog HDL、设计举例、自动布局布线工具、Verilog的词汇约定等内容
Verilog
- verilog超详细的教程 数字集成电路设计入门--从HDL到版图，北大微电子学系，于敦山 ppt
Verilog
- Verilog数字系统设计教程(夏于闻)
UART
- verilog设计的UART事例，适合于初学者
verilog
- 这是一个用verilog语言设计的数字频率及的源代码，上传一下，供大家研究