搜索资源列表
uart_verilog_v1
- uart d的verilog 程序，可以实现普通串口功能-UART d Verilog procedures can be achieved ordinary serial port function
verilog_UART
- UART verilog hdl 实现-UART Verilog HDL achieve
Altera_uart_Verilog
- FPGA/CPLD应用,uart的Verilog HDL原码-FPGA / CPLD applications, UART Verilog HDL source
uartvhrilog
- This Verilog HDL descr iption implements a UART.
m16550a_verilog_rtl
- mentor UART IP verilog源码 以通过验证.-mentor UART IP verilog source to the test.
uart_verilog
- uart串行口,用Verilog编写的.供大家参考-uart serial port, using Verilog prepared. For your reference
uartverlog
- 占用资源少的verilog HDL uart接口；采用固定波特率115200，可以修改程序中的分频来修改波特率，模式为1个启始位，8位数据位，1个停止位；带1字节缓存；当缓存空时输出空信号
tx
- 自己编写的串口UART发送的Verilog模块。与FIFO连接，可以实现自动连续发送。
rxd
- 自己编写的串口UART的接收Verilog模块，支持中断和查询方式接收，对信号的畸变适应能力强。
uartsourcecode
- uart的FPGA模块，基于VHDL、verilog语言
at7_ex05
- 实现PC端通过UART发送数据到FPGA，FPGA将所接收到的数据同样是通过UART原本不动的发回给PC端。(The PC terminal sends data to FPGA through UART. FPGA sends the received data back to the PC end by UART.)
chuankou
- UART loopback测试实例，接收PC端发送的UART数据，原数据返回给PC端，即loopback功能 可用FPGA开发板验证(The UART loopback test example receives the UART data sent by the PC terminal, and the original data is returned to the PC terminal, that is, the loopback function.)
UART9600
- 基于verilog hdl uart 收发器 波特率 9600(Verilog HDL UART transceiver baud rate 9600)
uart
- 基于verilog的串口通信 rs232串口 可以通过八路彩灯判断输入的程序
uart
- 实现串口的收发，可以稳定的运行，经过测试，可以完全应用于项目中。(The implementation of the serial port and transceiver, can run stable)
Uart
- RS422通信程序，Verilog语言，此模块实现422通信功能(RS422 communication program, Verilog language, this module implements 422 communication function.)
uart_rx
- Verilog实现的RS232发送和接收程序，有完成的verilog代码，testbench等。(UART send and receive verilog code, including verilog source code, testbench etc.)
teacher_uart
- 由verilog编写的uart收发模块，能够在串口助手发送字符，并在数码管上显示，开发板为basys3 内置约束文件(The UART transceiver module written by Verilog can send characters to serial assistant and display them on the digital tube. the development board is built-in constraint file of basys3)
04_uart_test
- 基于FPGA的串口通信实验，用的是黑金板子CYCLONE IV(FPGA UART test code,simple and easy to study,good)
verilog编写uart验证有效版.rar
- verilog编写uart验证有效版.rar