搜索资源列表
VHDL-Multiplier
- 资料是EDA的一个课程设计，基于VHDL实现的乘法器，包含论文，欢迎下载-EDA data is a course designed to achieve a multiplier based on VHDL, including paper, please download
verilog5
- 用verilog语言编写的4位乘法器程序。通过循环移位进行4位二进制数的乘法运算。压缩包内也包含此4位乘法器程序的modelsim仿真文件。-Verilog language with 4-bit multiplier process. By cyclic shift for 4-bit binary number multiplication. This compressed package also contains four multipliers modelsim simulation
multiplier
- 参数可配置的sequential 乘法器和booth 乘法器-verilog source code with configurable parameters for sequential multiplier and booth multiplier
dfsd
- C语言，大素数域上的椭圆曲线加密解密算法 [ibe_dec.rar] - 椭圆曲线加密算法，解密一步的源代码，有详细注释 [DES.rar] - 各种加密算法的源代码，包括DES，RSA，DAS，RC4,RC5等 [mulf2m.rar] - 椭圆曲线加密算法中的乘法器的生成，主要功能是实现在素域上的多项式模P(大素数）乘的运算。 [AesCode.rar] - AES c++实现 有图形界面对话框 简单易用 [2745ecc.rar] - 椭圆曲线加密算法
mlt
- 基于FPGA 的乘法器 时间两个数相乘，并在数码管显示-Based on the FPGA multiplier time multiplied by the number two, and in digital tube display
mutiplyVerilog
- 常见的乘法器Verilog源代码及仿真结果-Common multiplier Verilog source code and simulation results
youfuhao5weichengfaqi
- 设计一个两个5位数相乘的乘法器。用发光二极管显示输入数值，用7段显示器显示结果。乘数和被乘数分两次输入-Design a multiplier multiplying two five-digit. Input values with the light-emitting diode display, 7 segment display with the results. A two-input multiplier and multiplicand
taximeter
- 设计一个出租车自动计费器，具有行车里程计费、等候时间计费、及起价三部分，用四位数码管显示总金额，最大值为99。99元； 行车里程单价1元/公里，等候时间单价0。5元/10分钟，起价3元（3公里起价）均能通过人工输入。 行车里程的计费电路将汽车行驶的里程数转换成与之成正比的脉冲数，然后由计数译码电路转换成收费金额，实验中以一个脉冲模拟汽车前进十米，则每100个脉冲表示1公里，然后用BCD码比例乘法器将里程脉冲乘以每公里单价的比例系数，比例系数可由开关预置。例如单价是1。0元/公里，则脉冲当
GM4854
- GM4854C 300MHz12 位I/Q 双通道DDS GM4854C 是一款 I/Q 正交型数字频率合成器，工作频率最高可达300MHz。内部集成 两路高速、高性能的12 比特DAC，输出正交的正余弦波形。芯片内部包括一个48 比特宽 的相位累加器，一个48 比特宽的频率累加器，一个14 比特宽的相位调整加法器，一个12 比特宽的幅度调整乘法器，能够提供高精度的频率合成、相位调整以及幅度调整。- GM4854C 300MHz12 位I/Q
cicfilter
- 基于多速率信号处理原理,设计了用于下变频的CIC抽取滤波器,由于CIC滤波器结构只用到加法器和延迟器,没有乘法器,很适合用FPGA来实现-This article describes the design of a CIC filter based on the signal processing theory.Because of its structure only using the adder and the delay devices without multiplier,it is
cf
- 乘法器ASM程序 TMS320LF2407也可以调用相关子程序，控制逆变器的运行-this is a asm chengxu
module-signed
- 乘法器例程采用加法器数乘法器实现17位有符号数相乘-On time-multiplier routines the adder on time-multiplier realize number 17 a multiply symbols
multiplier2
- 八位乘法器 顶层文件为multiplier2-8 bit multiplier
Sixteen-hardware-multiplier
- vhdl 编学基于移位相加的16位硬件乘法器。-vhdl
cn_ATmega8
- 产品特性 • 高性能、低功耗的 8 位 AVR® 微处理器 • 先进的 RISC 结构 – 130 条指令 – 大多数指令执行时间为单个时钟周期 – 32 个 8 位通用工作寄存器 – 全静态工作 – 工作于 16 MHz 时性能高达 16 MIPS – 只需两个时钟周期的硬件乘法器 • 非易失性程序和数据存储器 – 8K 字节的系统内可编程 Flash 擦写寿命 : 10,000 次 – 具有独立锁定位的可选 Bo
multiplying
- 包括了基本乘法器介绍和几种简单乘法器设计-Includes basic on time-multiplier and several kinds of simple introduction on time-multiplier design
ChengFa_3
- 浮点 乘法器处理方法 在一般的计算机处理方法的修改的出来的 用vhdl语言希望有用-float mix multifly
chengfa
- 乘法器，可以用于乘法计算。 输入被乘数和乘数，积就出来了。-On time-multiplier, and can be used in the multiplication. Input with the multiplicand being and multiplier, product came out.
adder
- 设计一个16×16位的流水线乘法器。 乘法器部分采用16×16进位保留（Carry-save）阵列构成。 最后一行部分积产生单元要求采用超前进位构成。 -Design of a 16 x 16 pipelined multiplier. Multiplier by 16 x 16 carry save array ( Carry-save ). The last line of the partial product generation unit requires u
multiple
- 常用的乘法器Verilog程序，包括原理图和仿真图片。-Verilog multiple