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  1. WindowsFormsApplication2

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  2. C#窗体应用设计一个加法器 实现基本的加减乘除-C# form application design an adder to achieve the basic addition, subtraction
  3. 所属分类:CSharp

    • 发布日期:2017-04-04
    • 文件大小:50527
    • 提供者:melody
  1. WXZ

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  2. 加法器是产生数的和的装置。加数和被加数为输入,和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入,而和数与进位为输出则为全加器。常用作计算机算术逻辑部件,执行逻辑操作、移位与指令调用。在电子学中,加法器是一种数位电路,其可进行数字的加法计算。在现代的电脑中,加法器存在于算术逻辑单元(ALU)之中。 加法器可以用来表示各种数值,如:BCD、加三码,主要的加法器是以二进制作运算。由于负数可用二的补数来表示,所以加减器也就不那么必要。-The adder is generated th
  3. 所属分类:assembly language

    • 发布日期:2017-11-21
    • 文件大小:134957
    • 提供者:孙雅琴
  1. divider

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  2. 基于移位相减运算的除法器设计,完整的设计工程文件在divider文件夹下-Based on the shift subtraction divider design, complete design project file divider file folder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-27
    • 文件大小:1326599
    • 提供者:xiebaiyuan
  1. BCD_ALU

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  2. bcd码的ALU单元,包含全加、全减、乘法、除法器-bcd code ALU unit, including All-Canadian, all subtraction, multiplication, division, unit
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-30
    • 文件大小:52081
    • 提供者:georgeniu
  1. kekongchengfaqi

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  2. 用2片4位加法器实现可控累加(加/减,-9到9,步长为3)电路,最大和两位10进制数99。-Controlled multiplier- with two 4-bit adder controllable accumulate (plus/minus,-9 to 9, step 3) circuit, the maximum and two decimal 99.
  3. 所属分类:LabView

    • 发布日期:2017-04-24
    • 文件大小:319138
    • 提供者:张国栋
  1. multiplier-ROM--FIFO-memory

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  2. 布斯,阵列乘法器,加减交替除法器,以及ROM存储器,FIFO存储器-Booth, array multiplier, divider alternately add and subtract, and ROM memory, FIFO memory
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:19768
    • 提供者:ZY
  1. FloatALU

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  2. 用Verilog HDL实现的IEEE754浮点数加减乘除法器-float number alu
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-22
    • 文件大小:6387616
    • 提供者:糊糊
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