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dpll0227
- DPLL同步提取有一定效果-DPLL simultaneously extract a certain effect 11111111111111111111111
HDB3byVHDL
- 基于VHDL语言的HDB3码编译码器的设计 HDB3 码的全称是三阶高密度双极性码，它是数字基带传输中的一种重要码型，具有频谱中无直流分量、能量集中、提取位同步信息方便等优点。HDB3 码是在AMI码(极性交替转换码)的基础上发展起来的，解决了AMI码在连0码过多时同步提取困难的问题
chengxu
- 在maxplusII上用VHDL语言编程实现的数字基带信号的同步提取，是一个密码输入和修改的实例。在硬件实验箱上连线，并将程序下载到主芯片上完成。
SDHAnalysis
- 光纤通信中的SDH数据帧解析及提取的VHDL实现源代码，共包含帧同步、E1及F1码流提取、DCC1码流提取、帧头开销串行输出四个主要模块-SDH fiber-optic communication data frame analysis and retrieval implementation of VHDL source code, include the frame synchronization, E1 and F1 stream extraction, DCC1 stream extra
SDH_module
- SDH帧同步头的检测，并提取其中的语音信息的模块设计-SDH frame sync detection, and extract audio information module design
jxd_senddata
- 定时从数据库中提取变更的数据，并通过FTP上传到网络上的指定路径中。可以用作数据库同步工具-Extracted from the database from time to time to change the data, and FTP upload to the network on a designated path.
TONGBUTIQU
- FPGA实现信号的同步提取功能,通信原理实验.-FPGA realization of the synchronization signal extraction functions, communications experiment.
bitsyn
- 在ＦＰＧＡ设计中，当接收的数据需要用数据中提取时钟的时候，需要进行同步处理，该文章详细介绍了数据同步处理的过程-In the FPGA design, when the received data need to extract the clock when the data needs to be synchronized, the article introduced in detail the process of data synchronization processing
manchester_encoding
- 用电压的变化表示0和1.规定在每个码元中间发生跳变.高→ 低的跳变表示0,低→ 高的跳变表示为1,也就是用01表示0,用10表示1.每个码元中间都要发生跳变,接收端可将此变化提取出来作为同步信号,使接收端的时钟与发送设备的时钟保持一致.-With the voltage changes that have 0 and 1. Provides that each code element transitions occurring in the middle. High to low transi
timesyn
- 通信系统中的定时同步仿真，经过matlab调试和编译，可实现定时信息提取和误差估计检测-Timing synchronization in communication systems simulation, debug and compile through matlab, timing information can be extracted to achieve detection and error estimates! !
weitongbu
- 数字锁相环实现位同步信号的提取,含电路图，和源代码-Digital phase-locked loop to achieve bit synchronization signal extraction, including schematics, and source code
weitongbu
- 用数字锁相环实现位同步信号提取，包含各个模块的电路设计程序。-To achieve bit synchronization with digital phase-locked loop signal extraction, each module contains the circuit design process.
Synchronization_signal_extraction_circuit
- 同步信号提取电路，本设计采用锁相法实现位同步-Synchronization signal extraction circuit, the design method used to achieve bit synchronization lock
framesynchronizationexperiment
- 通信系统实验与分析十，帧同步提取实验-Experiment and Analysis of Communication System 10, frame synchronization experiment
code_syn
- 数字通信信号的码元同步程序，在MATLAB环境下编写的，可用来提取数字通信信号的时钟信息-Symbol digital communication signal synchronization program written in MATLAB environment, can be used to extract the clock information on digital communication signals
qpsk_PLL
- QPSK的锁相环程序，在MATLAB环境下编写的，用来进行QPSK通信系统的仿真和实际信号载波同步的提取-QPSK PLL program, written in the MATLAB environment, QPSK communication system used for simulation and the actual extraction of the signal carrier synchronization
weitb
- 在数字通信中，通常直接从接收到的数字信号中提取位同步信号，这种直接法按其提取同步信号的方式，大致可分为滤波法和锁相法。锁相法是指利用锁相环来提取位同步信号的方法，本设计方案就是基于锁相环的位同步提取方法，能够比较快速地提取位同步时钟，并且设计简单，方便修改参数。采用Quartus II设计软件对系统进行了仿真试验，并用Altera的Cyclone II系列FPGA芯片Ep2c5予以实现。-In digital communication, usually from receiving direc
proposed
- 实现OFDM中符号的定时同步以及频偏估计(Timing synchronization and frequency offset estimation of symbols in OFDM)
wei
- 实现位同步提取的代码部分，使用Verilog语言编程。(Implementing the code part of the bit synchronization extraction)
SET
- 同步压缩的改进，用于时频分析，具有较高的时频分辨率。(The improvement of synchronous compression is used in time-frequency analysis with high time-frequency resolution.)