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带同步清0、同步置1 的D 触发器
- 带同步清0、同步置1 的D 触发器, Verilog HDL 源码
verilogHDL.rar
- 采用有限状态机（要求“三段式”）的方法设计一个带异步清零端的同步可逆模6计数器。同时提供单数码管数字显示和3LED状态显示两种显示方式。,Finite state machine (request, quot Threequot) approach to design a client with Asynchronous Clear reversible synchronous counter module 6. At the same time providing a single digit
counter10
- 带LDN的的同步的预置数端子，并且带CLR的异步清零端-LDN synchronization with the preset number of terminals, and cleared with CLR Asynchronous client
ram_module
- 带同步，异步清零的ram模块，可以实现读写功能，可编译可综合-With synchronous and asynchronous Clear the ram modules, can achieve read and write capabilities can be compiled can be integrated
3
- 设计一个10进制同步计数器，带一个清零端，一个进位输出端。-Design a synchronous counter 10, with a clear end, a carry output.
01chufaqi
- 带同步清0、同步置1 的D 触发器 verilog语言描述的-0 with synchronous clear, synchronous set 1 D flip-flop verilog language descr iption
dff
- 用VHDL语言编写的带进位、置位、复位的D触发器，异步清零D触发器，同步清零D触发器-library ieee use ieee.std_logic_1164.all use ieee.std_logic_unsigned.all entity exp7_10 is port( clk: in std_logic d: in std_logic clr: in std_logic en,s:in std_logic q: o
d_ff
- 带置位、清零使能的D触发器以及同步清零D触发器、异步清零D触发器-VHDL，DFF
verilog
- 带同步清0、同步置1的D触发器，可以实现D触发器-0 with synchronous clear, synchronous set 1 D flip-flop, D flip-flop can be achieved
cnt10.vhd
- 设计一个10进制同步计数器，带一个清零端，一个进位输出端。（如果改成六进制，应该如何修改程序） 计数器分为同步计数器和异步计数器两种，是典型的时序电路，分析计数器就能更好的了解时序电路的特性。所谓同步计数器，就是在时钟脉冲的控制下，构成计数器的各触发器同时发生变化的那一类计数器。异步计数器又称行波计数器，它的下一位计数器的输出作为上一位计数器的时钟信号，这样一级一级串接起来就构成了一个异步计数器。异步计数器与同步计数器不同之处就在于时钟脉冲的提供方式，但是，由于异步计数器采用行波计数，从
shijinzhi.c
- 10进制同步计数器,带一个清零端,一个进位输出端-10 N synchronous counter with a clear side, a carry output
dff9
- 9位的同步D触发器，带清零功能，可用于数字电路设计-9 synchronous D flip-flop with clear function
freq_4
- 4分频时钟，同步，带清零功能。可用于时钟分频设计-4 divided clock, synchronization, with clear function. Can be used for clock divider design
counter
- 同步清零的可逆计数器，带时钟分频 Verilog HDL语言编写-Synchronous clear reversible counter with clock divider Verilog HDL language
EDA
- 1.八进制计数器 2.八位右移寄存器 3.八位右移寄存器（并行输入串行输出） 4.半加 5.半加器 6.半减器 7.两数比较器 8.三数比较器 9.D触发器 10.T触发器 11.JK1触发器 12.JK触发器 13.三位全加器 14.SR触发器 15.T1触发器 16.三太门 17.有D触发器构成的6位2进制计数器 18.带同步置数的7进制减法计数器（6位右移寄存器） 19.二十四进制双向计数器 20.二选一 21
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- 用verilog编写的带同步清0、同步置1 的D 触发器；带异步清0、异步 置1 的JK 触发器-Verilog prepared by the synchronous belt, synchronous D flip-flop 0 1 with Asynchronous Clear 0, asynchronous set D trigger 1 with Asynchronous Clear 0, asynchronous set JK trigger 1!!!!!!
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T_0D
- 带同步清0、同步置1的D触发器模块。希望能够帮到大家。(D trigger module with synchronous clear 0 and synchronous setting 1. I hope I can help you.)
Y_0D
- 带同步置1、异步清0的D触发器。详细的讲解，易懂。(D flip-flop with synchronous 1 and asynchronous clear 0. Detailed explanation, easy to understand.)