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shuanglushuzihecheng
- 摘要 电能表作为用电量的测量工具广泛的应用于各种场合。在电能表校表系统中,需要的最基本的输入信号源是高精度双路正弦信号源,并要求可对其频率、相位、幅值进行调节,来对电能表进行校准。 基于单片机的程控信号源设计，运用数字调相、数字调幅和数字调频等技术，要求实现相位、幅度、频率的高精度程控调节。本文设计了一种利用锁相环频率合成技术和数字波形合成技术组成的程控低频正弦波信号发生器，并给出了调幅、调频、调相的实用电路，频率调节通过改变8253计数器的分频系数来实现；相位调节由51单片机预置计数器
PLL
- 基于FPGa实现一个数字锁相环，实现时钟恢复，具有较好的通用性。-pll
2345676588FPGAxiebofenxi
- 本文给出一种基于FPGA的新型谐波检测系统的设计方案。在该方案中，采用FPGA实现快速的FFT运算，采用数字锁相环来同步被测信号，以减小由非同步采样所产生的误差并给出实现的设计实现。数字锁相环和FFT算法用VHDL语言设计实现，该方案能提高谐波分析的精度以及响应速度,同时大大地精简了硬件电路, 系统升级非常方便。-This paper presents a new FPGA-based harmonic detection system design. In the scheme, using
dfefe.doc
- 该高频正弦信号发生器基于直接数字频率合成（DDS）和数字锁相环技术（DPLL），以微控制器（MCU）和现场可编程逻辑门阵列（FPGA）为核心，辅以必要的外围电路设计而成。系统主要由正弦信号发生、红外遥控、高速模数（A/D）－数模（D/A）转换、信号调制和后级处理等模块组成。-The high-frequency sinusoidal signal generator based on Direct Digital Synthesis (DDS) and digital PLL (DPLL), a
Intelligent-modulus-DPLL-control-design-and-analys
- 智能模值控制的数字锁相环的FPGA设计与分析Intelligent modulus DPLL control design and analysis of FPGA-Intelligent modulus DPLL control design and analysis of FPGA
pll
- quartusII环境下用Verilog语言的数字锁相环的实现。- In quartusII environment digital PLL implementation using Verilog language .
SD
- SDH设备时钟中的数字锁相环设计SDH equipment clocks in the design of digital phase-locked loop-SDH equipment clocks in the design of digital phase-locked loop
shu-si-fuo-xiang-huan
- 该压缩文件是一个用matlab实现数字锁相环仿真的程序-The compressed file is a digital PLL with matlab simulation program
DPLL
- 数字锁相环（DPLL）的介绍与硬件实现设计-Introduction and hardware design of Digital PLL (DPLL)
pll
- verilog硬件描述语言实现数字锁相环功能仿真,-Digital phase-locked loop using verilog
verilog
- 数字锁相环电路verilog源代码 开发环境quartus-Digital PLL circuit verilog source code
DPLLdesign
- 数字锁相环频率合成器的设计，数字鉴相器，数字滤波器，数控振荡器，反馈分频器-Digital PLL frequency synthesizer, digital phase detector, digital filter, digital control oscillator, the feedback divider
DPLL
- 模数转换的数字锁相环，代码中有详细的说明-digital phase lock loop
MB1504anjian
- 数字锁相环（MB1504）驱动程序 针对晶体 采用 12.8M 步进采用 10 KHz 的驱动程序-Digital PLL (MB1504) driver for the stepper lens used 12.8M driver using 10 KHz
PLL
- 在同步控制上，应用了“优先与抢占”的方式产生同步信号，纯硬件实现，简单可靠；使用了成熟的数字锁相环来跟踪同步信号。-A strategy of synchronization control, which combines competition coequality and priority, is mentioned in the paper and uses digital phase-lock loop to track synchronization signal
bit-sychronization
- 全数字锁相环实现位同步，通过3个触发器实现码元的边沿提取。基带码采用M序列仿真。-DPLL to achieve bit synchronization, achieved through three trigger symbol of the edge extraction. Baseband codes using M-sequence simulation.
Matlab-based-simulation-PLL-design-
- 基于Matlab仿真的数字锁相环的设计进行了详细的分析和模拟，数字和模拟锁相环的论文-Matlab-based simulation of digital PLL design, a thesis on digital and analog phase-locked loop for a detailed analysis and simulation
timer_trigger_adc_PLL
- 数字锁相环，电网同步锁相，adc采样DSP,数字锁相环，电网同步锁相，adc采样-Digital phase-locked loop, grid genlock, adc sampling DSP, digital phase-locked loop, grid genlock, adc sampling
DigLockLoop
- VHDL设计的数字锁相环，可供设计参考。-digtal lock phase loop。
VHDL-FPGA-ALL-digital-DDLL
- VHDL 全数字锁相环 ise7.1i环境实现 内有代码 和时域仿真结果-A VHDL language based on all digital phase-locked loop DPLL VHDL realization