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DIP_PB_Counter
- 本程序有效的防止了按键的抖动，可以移植于各种需要按键防抖的程序，本程序是功能为按键防抖16进制减法计数器-This procedure prevents the effective jitter keys can be transplanted into a variety of procedures need to Anti-Shake button, the program is anti-shake function for the key 16 counter-band subtract
Quartus
- 1.七段数码管译码器 2.4人表决器 3.4进制加减法计数器~具有进位和借位功能-1. Seven-Segment LED Decoder 2.4 M 3.4 people voting machine counters ~ with addition and subtraction and by-bit binary function
counterjia23
- 一个最基础的23进制加法计数器，学习VHDL一定会遇到的。-One of the most 23 hexadecimal adder based counters, learn VHDL will be encountered.
jian23
- 一个最基础的23进制减法计数器，与加法想类似！-One of the most 23 hexadecimal subtraction based counters, and would like to add a similar!
jiushuqi_10
- 一个计数器，十进制的。读者可以通过修改其中的一些参数，将十进制改为其他的进制-A counter, decimal. Readers may amend some of these parameters will be replaced by other binary decimal
calc
- 一个在VC6.0做的多功能计数器，可以实现各种进制的转换等各种复杂的功能-VC6.0 to do a multi-function counter, can achieve a variety of binary conversion, and other complex functions
count10
- 基于vhdl语言的10进制的计数器程序，应该有用-Vhdl-based language program for 10 binary counter
counter_8050
- 本实验的功能为：10进制从80-50的计数器，2次/秒，这里的clk为50MHZ,一秒一次需要外加分频功能-The function of this experiment as follows: 10 binary counters from 80-50, 2 times/sec, where clk is 50MHZ, second function of a need for external divider
cymometer
- 8位十进制的频率计 有相关的波形仿真，对相应计数器的修改，可以实现任何进制（如8、16、32）的修改-8-bit decimal frequency include the relevant waveform simulation, the corresponding changes to the counter, any band can be achieved (eg, 8,16,32) changes
shuzizhong
- 数字钟设计，分别由一个24和60进制的计数器及显示模块组成。-It is about a design of digital clock,which is comprised a 24 and a 60 counting device and a display device
Digita
- 几个不同进制的计数器的Multisim仿真，是不是很多情况下觉得电路没错为啥还仿真不出结果呢？别担心，在压缩包里有个“资料.doc”，里面介绍了几种仿真中常遇到的问题及解决的方法，相信很有帮助。-Several different hex counter Multisim simulation, in many cases is not true why did they think that circuit simulation is also not the result? Do not w
clk_counter
- 计数器，可以通过数码管显示数字，包括了分频器，进制设定-clk_counter
CNT4
- 4进制加法计数器,实现简单的4进制计数功能, 有进位输出,清零复位的功能,简单易行.-4 binary counter addition, the 4 simple binary counting function, carry out, clear reset function, simple.
count4-gates
- 4进制源码计数器。用vc中调用systemc做的。-systemc vc
4-10-VHDL-f1
- 四位10进制VHDL频率计设计说明 四位频率计的结构包括一个测频率控制信号发生器、四个十进制计数器和一个十六位锁存器（本例中所测频率超过测频范围时有警示灯）。-Four 10-digit frequency counter VHDL design descr iption of the structure of the four frequency meter includes a measuring frequency control signal generator, four deci
digit_clock
- 1) 计时计数器用24进制计时器电路。 2) 可手动校时，能清零及分别进行时、分、秒的校正。 3) 可整点报时，扬声器发出时长为1s的信号。 4) 可设置闹钟功能。当计时计到预定时间时，扬声器发出闹铃信号，可控制闹铃时长。 -clock
COUNT60
- 这是一个用VHDL语言编写的60进制秒计数器。欢迎下载。-This is a VHDL language with 60 decimal seconds counter. Welcome to download.
counter24
- 在数码管上实现24进制计数，当计数达到23时下一次再来脉冲，计数器归零，同时进位端置一-It is a counter base-24
cnt10.vhd
- 设计一个10进制同步计数器，带一个清零端，一个进位输出端。（如果改成六进制，应该如何修改程序） 计数器分为同步计数器和异步计数器两种，是典型的时序电路，分析计数器就能更好的了解时序电路的特性。所谓同步计数器，就是在时钟脉冲的控制下，构成计数器的各触发器同时发生变化的那一类计数器。异步计数器又称行波计数器，它的下一位计数器的输出作为上一位计数器的时钟信号，这样一级一级串接起来就构成了一个异步计数器。异步计数器与同步计数器不同之处就在于时钟脉冲的提供方式，但是，由于异步计数器采用行波计数，从
60jiafajishuqi
- vhdl语言编写60进制的加法计数器 能够直接使用-vhdl language addition of 60 binary counter can be used directly