搜索资源列表
基于51MCU的IDE硬盘语音记录器
- 基于51MCU的IDE硬盘语音记录器.是使用AT89C52 2个51 MCU制作的语音记录器，在系统中不需要地址锁存器，也不需要译码器。系统设计有IDE接口，128*64 LCD接口，红外遥控，语音声卡接口。-51MCU based on the IDE drive voice recorder. AT89C52 is the use of two 51 MCU production of the voice recorder, the system need not address latch
VHDLshixuluoji
- 简单的12位寄存器 带三态输出的8位D寄存器：74374 简单的锁存器-simple register with 12 three-state output of eight D Register : 74374 simple latch
codeofvhdl2006
- 【经典设计】VHDL源代码下载～～ 其中经典的设计有：【自动售货机】、【电子钟】、【红绿灯交通信号系统】、【步进电机定位控制系统】、【直流电机速度控制系统】、【计算器】、【点阵列LED显示控制系统】 基本数字逻辑设计有：【锁存器】、【多路选择器】、【三态门】、【双向输入|输出端口】、【内部（缓冲）信号】、【编码转换】、【加法器】、【编码器/译码器】、【4位乘法器】、【只读存储器】、【RSFF触发器】、【DFF触发器】、【JKFF触发器】、【计数器】、【分频器】、【寄存器】、【状态机】
lock_2
- 六位电子密码锁 采用89s52（51，52都可），4*4键盘，六个数码管，74ls04（位选），573（8D锁存器）。 说明：P2---数据（接573）———（接数码管） P1---位选 ---（按74ls04） P0--4*4键盘 密码一次性设置（编程时写入的） 电路简单，此源程序仅供初学者学习，可自行扩展密码模块（加24C02）。 编绎软件为wave -six electronic password lock used 89s52 (can b
verilog_latch
- verilog实现锁存器，共有四个文件，包含测试文件-verilog achieve latches, a total of four documents, including test paper
74HC595zoumadeng
- 74HC595 走马灯演示程序 SDATA_595 EQU P1.0 串行数据输入 SCLK_595 EQU P1.1 移位时钟脉冲 RCK_595 EQU P1.2 输出锁存器控制脉冲-Demonstration Program SDATA_595 idealized P1.0 serial data input SCLK_595 idealized P1.1 shift clock pulse RCK_595 idealized pesticides output latch I
latch11
- 自己写的锁存器程序，用VHDL语言实现，望大家指教
verilog_shili
- 计数器 锁存器 12位寄存器 带load，clr等功能的寄存器 双向脚（clocked bidirectional pin） 一个简单的状态机 一个同步状态机 用状态机设计的交通灯控制器 数据接口 一个简单的UART 测试向量（Test Bench）举例： 加法器源程序 相应加法器的测试向量test bench）
digital_cymometer
- 简易数字频率计利用复杂可编程逻辑器件FPGA,VHDL编程将所有功能模块集成在一块芯片上。功能模块包括时基脉冲发生器、计数器、数据锁存器和显示电路4部分。设计时先分别设计各功能模块，并调试得到正确仿真结果，然后将各个功能模块组合起来。最后作整体仿真、下载，得到实物。由于采用纯数字硬件设计制作，稳定性、可靠性远远高于使用单片机或模拟方式实现的系统，外围电路简单。该数字频率计达到预期要求，实现了可变量程测量，测量范围0.1Hz—9999MHz，精度可达0.1Hz。
373为三态输出的八D透明锁存器
- 373为三态输出的八D透明锁存器，共有54/74S373和54/74L373两种线路结构,373 for the three-state output of the eight D transparent latch, a total of two lines 54/74S373 and 54/74L373 structure
fd32_c.rar
- 32位数据锁存器，用于数据锁存，测试可用，实际使用过,latch，32bits.
ss
- 没有用锁存器来做的动态数码管显示。 用c语言写的89c51， 有proteus的仿真-Latches do not use dynamic digital tube display. Written by c language 89c51, there Proteus Simulation
dff
- 用vhdl编写的D触发器，锁存器等，不需帐号就可自由下载此源码-VHDL prepared using D flip-flops, latches and so on, no account can be a free download this source
singt
- 用VHDL语言描述的用锁存器，加法计数器，ROM存储器构成的RTL图-VHDL language used to describe the use of latches, adding counters, ROM memory map consisting of RTL
suocunqivhdl
- 这是关于锁存器的vhdl语言。。大家相互交流-This is the latch on the vhdl language. . We each other. .
八路抢答器完整资料
- 八路抢答，各用一个抢答按钮； 设置一个控制开关，该开关由主持人控制；具有数据锁存和显示功能，抢答开始后若有选手按动抢答按钮，编号立即锁存，此外，要封锁输入电路，禁止其他选手抢答。(Eight road, each with one answer button; set a control switch, the switch is controlled by the moderator; has a data latch and display function, answer after th
Exp301
- 这是一个D锁存器完整文件，打开quartus2运行即可(This is a complete file of the D latch, open the quartus2 to run)
Verilog源代码
- 多种基本功能的Verilog代码实现，包括多路选择器，二进制到BCD码转换，二进制到格雷码转换，7段译码器，8位数据锁存器，移位寄存器等等多种功能。(Verilog code implementation of a variety of basic functions, including multiplexer, binary to BCD code conversion, binary to Gray code conversion, 7-segment decoder, 8-bit dat
电子密码锁
- （1）主要任务是产生一个开锁信号，而开锁信号的形成条件是输入代码和已设置的密码相同。实现这种功能的电路构思有多种。比如：用2片8位数据锁存器或2片4位寄存器，一片存入开锁的代码，另一片存入密码，通过比较的方法判断，若二者相等，则形成开锁信号。 （2）在产生开锁信号后，要求输出声、光信号。其中音响的产生可以由开锁信号去触发一个音响电路。其中的光信号可以用开锁信号点亮LED指示灯。 （3）用按钮开关的第一个动作信号触发一个5S的定时器，若在5S内未将锁打开，则电路进入自锁状态，使之无法再打开，并由扬
六人抢答器
- 数字式竞赛抢答器主要由74 系列集成电路组成。该抢答器除具有基本的抢答功能外, 还能实现定时、报警和抢答信号的鉴别和首个抢答锁存等抢答相关的多功能。在初始状态主持人掌握整个抢答电路的复位键个开始抢答键，在抢答开始的时候，主持人先将电路复位，接着按下开始键，即可进入30s常规抢答；若在按下开始键之前抢答者按下按钮，电路则会报警（所对应的组的led灯将会点亮），电路将自动扣去提前抢答的组的10分。在有人抢答到后，电路会锁存第一个抢答到的组号，并进入120s答题时间，答对加分，答错则扣分。6个组别原始