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multiplier
- 8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在这里主要起了两个作用：第一个是在求部分积单元时，当编码为3x时用来输出部分积；另外一个是在将部分积加起来时，求3到6位时所用到。 2． ultiplier_quick_add_5 即5位的并行全加器，这里用来分别计算积的7到11位和12到16位。 3． ultiplier_unit_4 这个模块是用来实现部分积的，每一个模块实现一个部分积的4位，因此一个部分
verilog-example
- 4位并行乘法器 4位超前加法器 ALU 计数器 滤波器 全加器 序列检测器 移位器-failed to translate
f_adder_4bit
- 四位二进制全加器，用原理图输入的形式实现，在Quartus II 5.1下编译通过。-4 binary full adder, with schematic input in the form of implementation, compiled in the Quartus II 5.1 adoption.
ex1.v
- 用Verilog HDL 实现的4位二进制全加器。-4-bit full adder implemented with Verilog HDL
adder4_head
- 4位二进制并行加法器。现在普遍使用的并行加法器是超前进位加法器，在几个全加器的基础上增加了一个超前进位形成逻辑，以减少由于逐步进位信号的传递所造成的时延。-Four binary parallel adder. Now commonly used parallel adder is advanced in several adder, carries on the basis of QuanJia device adds an advanced form logic, to reduce car
Sainty2
- 里边有一个半加器。、一个全加器、一个触发器和一个无符号4乘4的乘法器程序，可以完成4位无符号数相乘-Inside there is a half adder. , A full adder, a flip-flop, and an unsigned 4 by 4 multiplier process can be completed by multiplying the number of 4-bit unsigned
quanjiaqiheDchufaqi
- 设计一个全加器元件，再用该元件连成4位二进制加法器 设计一个D触发器元件，再用该元件连成4位寄存器 -Design a full adder component, then the component with a 4-bit binary adder design a D flip-flop element, then the components together into four registers
mult
- 4级流水乘法器，本文利用FPGA完成了基于半加器、全加器、进位保留加法器的4比特流水乘法器的设计，编写VHDL程序完成了乘法器的功能设计，并通过Modelsim进行了仿真验证。-Four water multipliers, this paper complete FPGA-based half adder, full adder, carry-save adder 4 bit pipeline multiplier design, write VHDL program to complete
add
- 4位并联全加器的fpga实现，由4个一位全加器及一个超前进位器组成，可向上进位-Four parallel QuanJia device fpga realizing by 4 a QuanJia emulators, and a leading sensor into binary, can carry up
add_4
- 4位串联全加器的fpga实现，由4个一位全加器组成-Four series of fpga realizing the QuanJia by 4 a QuanJia emulators
adder
- 用vhdl语言，在 QuartusII下，用图形输入方式，实现一个4位二进制全加器，经设备验证无错误，且运行良好-In QuartusII vhdl language, graphical input, a 4-bit binary full adder verified by the equipment error-free and running well
The-VHDL-various-basic-code
- VHDL的各种基本代码 包括4选1,8选1多路选择器，8位全加器，加1减1计数器，序列检测器，异步清零16位加减可控计数器，数码管扫描程序，双2选1，状态机等基本程序！-VHDL basic code including 4 election 1,8 to 1 multiplexer selector, 8-bit full adder, plus 1 minus 1 counter sequence detector, asynchronous clear 16 plus or minus
fpga_program
- 在板子上全部实现。代码有：1.一位全加器；2.LED计数器；3.数码管显示0-9；4.60秒数码管计数显示；5.电子钟；6.SOPC；7.定时中断；8. TLV5618；9.按键计数
lqz6
- 这个程序可以实现用图形输入方式，实现一个4位二进制全加器。-This procedure can be achieved using graphical input, to achieve a 4-bit binary full adder.
add4
- 方便扩展学习的四位全加器；用VHDL语言描述实现，是初学者一个不错的学习历程。。。完整可运行工程喔-4 bits adder
adder4
- 基于VHDL的4位加法器。 由4个一位全加器级联构成。-VHDL-based 4-bit adder. One consists of four full adder cascade.
EDA
- 1.八进制计数器 2.八位右移寄存器 3.八位右移寄存器（并行输入串行输出） 4.半加 5.半加器 6.半减器 7.两数比较器 8.三数比较器 9.D触发器 10.T触发器 11.JK1触发器 12.JK触发器 13.三位全加器 14.SR触发器 15.T1触发器 16.三太门 17.有D触发器构成的6位2进制计数器 18.带同步置数的7进制减法计数器（6位右移寄存器） 19.二十四进制双向计数器 20.二选一 21
程序案例LabVIEW上实现虚拟示波器
- 程序案例LabVIEW上实现虚拟示波器位全加器. .............................\3位二进制译码器.vi .............................\4选1数据选择器.vi .............................\RS触发器.vi .............................\RS触发器仿真过程.vi .............................\时钟.vi .................
multiplication
- 用C语言实现两位小于1的二进制小数的原码一位乘法。 1. 首先设置两个真值的输入形式为字符串，这样便可以输入正负号和小数点。 2. 程序将两个字符串中的0和1提出存入整形数组 3. 分别提前编写好两个整形数组的相关函数。例如：数组输出函数、全加器函数、右移函数等等。 4. 按照流程图，定义B，C，A数组，长度均为N，N值在开头用define定义。长度N要尽可能设置大一些。 5. 按照流程图的结构，设置循环，判断等结构。最终计算出最后结果真值。(Using C language to a
CS5211eDP到LVDS转换器方案|CS5211中文规格书|CS5211资料
- CS5211是一个eDP到LVDS转换器，配置灵活，适用于低成本显示系统。CS5211与eDP 1.2兼容，支持1车道和2车道模式，每车道速度为1.62Gbps和2.7Gbps。CS5211采用强大的SerDes技术，可以以较低的误码率恢复高速串行数据。 CS5211 LVDS发射机支持单端口和双端口模式。CS5211支持的最大分辨率是WUXGA（1920x1200）。CS5211有4个配置引脚，可支持16种不同的组合一个EEPROM图像的面板分辨率和LVDS工作模式。此外，还提供了一个简