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搜索资源列表

  1. Altera Quartus II 10.1最新破解文件

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  2. Altera Quartus II 10.1最新破解文件,本人一直独家专用,X86和X64都有。-Altera Quartus II 10.1 latest crack file, I have been exclusively dedicated, X86 and X64 have.
  3. 所属分类:VHDL编程

    • 发布日期:2016-01-26
    • 文件大小:751kb
    • 提供者:sunnic-atom
  1. quartusii10.1_handbook

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  2. altera公司退出的最新quartusii10.0的手册,使用说明。-The latest company to exit quartusii10.0 altera manuals, instructions for use.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-01
    • 文件大小:13.24mb
    • 提供者:陈小林
  1. PS_2

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  2. 此模块用于"PS/2接口的鼠标或键盘"与"具有外部读写的8位并口单片机"双向通信模块. Verilog HDL语言编写,在Quartus II 8.1 (32-Bit)软件中编译,并下载至EPM7128SLC84-10芯片中通过. 文件中有详细的注解. 此模块具有对于PS/2时钟和数据线的滤波功能,这样减少外部干扰,保证通信的可靠性! -This module for the "PS/2 mouse or keyboard interface" and "read
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:4.82kb
    • 提供者:yuantielei
  1. vhdl

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  2. 抢答器的vhdl设计 设计任务: (1)设计一个可容纳4组参赛的数字式抢答器,每组设一个按钮,供抢答使用。 (2)抢答器具有第一信号鉴别和锁存功能,使除第一抢答者外的按钮不起作用。 (3)设置一个主持人“复位”按钮。 (4)主持人复位后,开始抢答,第一信号鉴别锁存电路得到信号后,由指示灯显示抢答组的编号,同时扬声器发出2~3秒的音响。 扩展功能: (5)设置一个计分电路,每组开始预制100分,由主持人计分,答对一次加10分,答错一次减10分。 计要求: (1
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:1.3kb
    • 提供者:冷与
  1. DHT22_v1.1

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  2. 我以前曾发过V1.0版的,这是此版的修正版v1.1,修正了以前版本中的一个错误,即只能读一个数据后就再也读不出温度数据的错误。 这个是用Quartus II软件写的Verilog HDL语言写的与温湿度传感器DHT2x通信的代码. 里面有详细的注解. 主要用于DHT2x单线总线通信转换为8位并行总线通信,应用于具有外部8位总线访问功能的单片机直接读取温湿度数据. 此程序在EPM7128SLC-10中成功测试. -I' ve once spoke V1.0 version, whic
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-01-25
    • 文件大小:1.04mb
    • 提供者:yuantielei
  1. quartusii_v10.1_handbook

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  2. QuartusII 10.1的使用手册,非常详细,解决各种问题-QuartusII 10.1 user manual is very detailed and solve problems
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-03
    • 文件大小:14.96mb
    • 提供者:张晓龙
  1. Quartus-II

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  2. Quartus II的使用教程包括Quartus II的软件教程,VHDL语言的编程方法,实际工程项目等。-Quartus II tutorial covers the use of Quartus II software tutorials, VHDL programming language, the actual engineering projects.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-01-26
    • 文件大小:17.32mb
    • 提供者:董胜
  1. test_sdram

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  2. 对SDRAM进行读写,工程内部分为PLL以及复位处理模块、写SDRAM逻辑模块、读SDRAM逻辑模块、SDRAM读写封装模块、读写缓存FIFO模块、串口发生模块等。工程基于altera的Quartus II 10.1进行设计,使用更高版本的软件均可。-SDRAM read and write for the project is divided into the internal PLL and reset processing module, SDRAM write logic block,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-13
    • 文件大小:2.98mb
    • 提供者:
  1. Quartus-II-10.1-Handbook--Volume-3

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  2. design debugging of VHDL-the design of limited status in VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:954.63kb
    • 提供者:zz
  1. CNT10

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  2. 用VHDL编写的10进制计数器,教学实例内容,在Quartus II 8.1下编译成功。-Using VHDL 10 binary counter, teaching examples content in Quartus II 8.1 compiled successfully.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:125.93kb
    • 提供者:泠血
  1. crc7

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  2. 以crc7为例进行UVM的验证 Part 1: 搭建环境。 本文使用的Quartus II 13.1(64 bit),器件库MAX V。写了一个Verilog的简单的crc7。 仿真环境是ModelSim 10.2c。虽说自带UVM库。但是,没找到Modelsim自带的uvm_dpi.dll,于是,还重新编译了一番。 本文在win 10下。下载uvm-1.1d(现在最新版本有1.2d了),放好。(crc7 code by system verilog language)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-22
    • 文件大小:8.64mb
    • 提供者:viviergan
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