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搜索资源列表

  1. UART

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  2. FPGA实时监测RS232_RX信号是否有数据,若接收到数据,则把接收到的数据通过RS232_TX发送回对方。上位机使用的软件是串口调试助手(多模式课程网站下载)。在代码设计中,数据的波特率是可选的,可以根据需要进行配置,如9600bps,19200bps,38400bps,57600bps或115200bps。发送的数据帧格式为:1位起始位(保持一个传输位周期的低电平),8位数据,无校验位,1位停止位。-The FPGA real monitoring RS232_RX signal whet
  3. 所属分类:Com Port

    • 发布日期:2017-11-16
    • 文件大小:456.66kb
    • 提供者:wang
  1. UART_VHDLCodes

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  2. 基于VHDL的异步串口收发器,在FPGA上设计Uart接收模块实现从pc接收串口数据; 在FPGA上设计Uart发送模块,把从pc接收的数据的16进制值加1再发送给PC; 设计单片机和FPGA接口模块,把接收到的数据送给单片机,并显示在LCD上 -VHDL-based asynchronous serial transceivers Uart receive module in the FPGA design from pc to receive serial data desig
  3. 所属分类:Com Port

    • 发布日期:2017-11-14
    • 文件大小:417.16kb
    • 提供者:katheqiu
  1. uart

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  2. 基于FPGA的一个异步串口收发器(UART)在FPGA上设计Uart发送模块,可以把从pc接收的数据的16进制值加1再发送给PC;设计单片机和FPGA接口模块,可以把接收到的数据送给单片机,并显示在LCD上。-Uart transmission module design on an FPGA FPGA-based asynchronous serial transceiver (UART), can be hexadecimal values ​ ​ from the pc
  3. 所属分类:Com Port

    • 发布日期:2017-05-04
    • 文件大小:1.14mb
    • 提供者:师楠
  1. UART

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  2. (1)在FPGA上设计UART接收模块实现从PC接收串口数据(RS232串口通信); (2)在FPGA上设计UART发送模块,把从PC接收的数据的16进制值加1再发送给PC; -(1) Design UART receiver module receives serial data (RS232 serial communication) the PC to the FPGA (2) Design UART transmit module on FPGA, the hexadecim
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:563.49kb
    • 提供者:shan
  1. URAT

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  2. 在ISE环境下,用VHDL语言实现RS232串口设计,实现串口通信。通过串口调试工具向 0000000UART发送16进制数,FPGA将UART接收到的串行数据转换为并行数据,并在8个 LED灯上输出显示;同时,并行数据又被重新转换为串行数据,重新送给RS-232接口,并在 串口调试工具上再次显示,SW0为复位键。 比如:串口调试工具发送两位16进制数,然后能在LED上显示,并且重新在串口调试工 具上显示。串口调试工具设置:波特率设为9600,默认奇校验。-In the IS
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-05
    • 文件大小:393.64kb
    • 提供者:panda
  1. parameter_uart_rx

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  2. 串口接收模块,可以通过parameter,参数化配置传输速率、传输位宽和校验。采用Verilog语音编程实现。使用者根据串口的要求配置好参数,并根据缓冲的大小配置FIFO就可以使用。对帧错误(停止位不为高),检验错误和读FIFO超时(FIFO满的情况下,有新的数据到)等现象进行了检查。(UART serial receiver module, through parameter, configuration parameters of the transmission rate, Data wi
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-08-30
    • 文件大小:4kb
    • 提供者:老工程师
  1. uart

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  2. 串口发送接收模块,verilog语言,可用来做hdl设计的仿真(used for test for Uart interface in FPGA)
  3. 所属分类:串口编程

    • 发布日期:2018-04-20
    • 文件大小:1kb
    • 提供者:daisyli
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