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shijinzhi_jishuqi
- 基于VHDL语言的十进制计数器，通过功能仿真，完全实现-Decimal counter based on VHDL language, through simulations, the full realization
my_counter10_test2
- 本程序是用vhdl语言来描写的10进制计数器-decimal counter
VHDLBasicExperimentSJTU
- 上海交大几个基础VHDL 实验的代码,包括分频器，计数器，七段计数器，状态机，锁存器等-Shanghai Jiaotong University and a few experiments of basic VHDL code, including the frequency divider, timer, seven segment counter, state machines, latches, etc.
counter
- 计数器VHDL编程代码,采用自顶向下的设计方法编写程序-Counter VHDL programming code
jz_6
- 基于VHDL语言编写的六进制计数器-6 system
mycounter1_100_test
- 使用触发器组成原理图形成100进值计数器、以及代码部分，用vhdl编写十进制计数器串联之后组成100进值计数器-100 counter
cnt1000
- 一千的计数器vhdl的语言设计，程序简单易懂，易于初学者掌握，希望给大家带来方便-A thousand counter vhdl language design, the program is simple and easy to understand, easy for beginners to master, I hope to bring convenience
jishuqi
- vhdl简单的脉冲计数器程序，初学者可以用来借鉴，没有错误！经实验验证，完美运行-vhdl pulse counter program, beginners can be used to learn there are no errors! The experiments prove that the perfect run
counter_up_down
- VHDL语言写的可逆计数器，两路输入，可加可减-VHDL language of the reversible counter
counter
- 这是一个计数器的代码，用vhdl编写，实现循环技术功能-this is a counter used to count numbers in vhdl
EMP7128S
- EMP71285 CPLD实现三通道24位计数器，程序为.VHDL语言实现，同时程序中含有低通滤波算法。-EMP71285 CPLD implementation of three-channel 24-bit counter, the program for the VHDL language, the program contains a low-pass filtering algorithm.
2
- VHDL百位计数器，实现计数功能，适合初学者学习-VHDL one hundred-bit counter counting function, suitable for beginners to learn
counter2
- spartan-3e fpga vhdl 实现的计数器 记满后点亮小灯-spartan-3e fpga vhdl counter to light led
trafficlight
- 基于VHDL的十字路口交通灯控制系统设计与实现,定时器模块由25S、5S、20S三个定时器组成，分别确定相应信号灯亮的时间。三个定时器采用以秒脉冲为时钟的计数器实现。eg、ey、er分别是三个定时器的工作使能信号，tm25、tm5、tm20是三个定时器的计数结束指示信号。 控制模块是对系统工作状态的转换进行控制，根据交通规则可得系统状态转换情况。ar、ay、ag br、by、bg分别表示由控制器输出的A道和B道的红、黄、绿信号灯亮的时间；eg、ey、er分别表示由控制器输出的控制25S、5S
PCM-Coding
- VHDL语言实现了PCM采编器，应用计数器、数据选择器实现了PCM编码与传输控制，系统时钟由分频器实现。-VHDL language PCM editing application counter, the data selector PCM encoding and transmission control of the system clock by a divider.
cx
- 变模可逆计数器的VHDL功能描述，是数字锁相环的一个期间的程序-Reversible counter variable mode
counterms
- verilog语言写的可置数的倒计时计数器，共四位bcd码，分别为分钟两位和秒两位。波形完美无毛刺.开发环境没找到verilog只好写了vhdl-verilog based counter for minutes and seconds
counter
- 应用FPGA中VHDL语言编写计数器程序-Application of VHDL language preparation FPGA counter program
EDA
- 用VHDL编程实现1位二进制全减器设计和模可变计数器设计-A binary full-cut design and mold variable counter design with VHDL programming
pinlvji_LCD1602
- 一个完整的已经过测量和验证的VHDL程序，测量范围从1Hz到1GHz的频率计，也可以当做计数器，通过LCD1602显示频率值，四路独立按键可以控制输出不同的频率值、控制对应的独立LED亮灭、控制蜂鸣器发声。输入的晶振频率是25MHz,不符合请自行在倍频器中更改参数。-Has been a complete VHDL program measurement and verification, measurement range from 1Hz to 1GHz frequency counter