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pulse_change
- 用vhdl实现脉冲宽度可控的一简单程序 仿真环境MAXPLUS--use VHDL to achieve controllable pulse width of a simple process simulation environment Segments-
脉冲记时CPLD
- 工作原理： 脉冲输入，记录30个脉冲的间隔时间（总时间），LED显示出来，牵涉到数码管的轮流点亮，以及LED的码。输入端口一定要用个 74LS14整一下，图上没有。数码管使用共阴数码管。MAXPLUS编译。 测试时将光电门的信号端一块连接到J2口的第三管脚，同时第一管脚为地，应该与光电门的地连接（共地）。 开始测试： 按下按键，应该可以见到LED被点亮，指示可以开始转动转动惯量盘，等遮光片遮挡30次光电门后， LED熄灭，数码管有数字显示，此为时间值，单位为秒，与智
VHDLgdewrrrrrrrrrrrr
- 本设计中选用目前应用较广泛的VHDL硬件电路描述语言，实现对路口交通灯系统的控制器的硬件电路描述，通过编译、仿真，并下载到CPLD器件上进行编程制作，实现交通灯系统的控制过程。EDA技术是用于电子产品设计中比较先进的技术，可以代替设计者完成电子系统设计中的大部分工作，而且可以直接从程序中修改错误及系统功能而不需要硬件电路的支持，既缩短了研发周期，又大大节约了成本，受到了电子工程师的青睐。实现路口交通灯系统的控制方法很多，可以用标准逻辑器件、可编程序控制器PLC、单片机等方案来实现。但是这些控制方
MAXplusqiangda
- MAXplus抢答器课程设计做了很久的验证通过-MAXplus Responder course design a long time ago passed the test
vhdl
- 基于MAXPLUS II 的软件设计，这里面有几个小程序，用于VHDL的GDF设计，含有LED数码管的显示驱动程序，还有3选一，十选一程序。-II FPGA-based design software, there are several small procedures, GDF for VHDL design with a digital LED display driver of the procedures, there is a three elections. 10 election
mips
- 在maxplus上实现了一个5级流水线的mips cpu，含cache-In maxplus to achieve a 5-stage pipeline of the mips cpu, with cache
MAXPLUS
- 一个非常有用的CPLD开发程序，对开发有兴趣的你们，赶快进来吧-A very useful CPLD development process of the development you are interested, hurry Come
CPU
- 实现简单CPU功能的源码，可以实现加减乘除和移位功能，VHDL代码，程序运行在MAX PULS和Quartua上。-The purpose of this project is to design and simulate a parallel output controller (POC) which acts an interface between system bus and printer. The Altera’s Maxplus Ⅱ EDA tool is recommended
MAXPLUS
- 这是一本介绍MAXPLUS的书，讲的浅显易懂，希望对大家有点用-This is an introductory book MAXPLUS, talk about easy to understand, I hope all of you a bit with
EXP-EPM3128_3256
- cpld/fpga芯片exp-epm3128/3256的详细说明，适用于quartus以及maxplus软件-cpld/fpga chip exp-epm3128/3256 a detailed descr iption of the software for quartus and maxplus
jiaotongdengsheji
- 这是一个交通灯控制的VHDL程序，用于maxplus平台，适合于EDA设计-This is a traffic light control, VHDL program for maxplus platform, suitable for EDA Design
My_Clock
- 发个我的第一个VHDL代码，秒表。可暂停继续.清0。-My first one made a VHDL code, and a stopwatch. Continue to be suspended. Qing 0.
modle
- 计算机组成之模型机实验,有在maxplus上的源文件和课程设计报告-Composed of a computer model of machine experiments, there is the maxplus source files and programs on the design report
3FSK.vhd
- 利用MAXPLUS作为仿真工具，用VHDL语言编程，采用频率键控法实现3FSK调制。对输入的系统时钟分别进行2分频，4分频和8分频得到这3种频率。通过对数字基带信号进行双二进制编码得到3个电平值，把它们作为三选一开关，来分别选择不同的频率值、选择不同的信号，从而实现3FSK调制。-As a simulation tool used MAXPLUS using VHDL language programming, using frequency shift keying modulation me
poc
- The purpose of this project is to design and simulate a parallel output controller (POC) which acts an interface between system bus and printer. The Altera’s Maxplus II EDA tool is recommended and provided for simulation.-A parallel output con
8eda
- 八位抢答器，在ＭＡＸＰＬＵＳ平台下动行。用VHDL编的八位抢答器，EDA课设的一个经典题目源程序-8 Responder, in MAXPLUS platform moving line. With a series of eight Responder VHDL, EDA courses located the source of a classical subject
CPUsourcecode
- 本设计实现了一个具有标准的32位5级流水线架构的MIPS指令兼容CPU系统。具备常用的五十余条指令，解决了大部分数据相关，结构相关，乘除法的流水化处理等问题，并实现了可屏蔽的中断网络。-This design implements a standard 32-bit 5-stage pipeline architecture of MIPS instruction compatible CPU system. Instructions with more than 50 commonly use
dotmatrix
- MAXplus 2 课程设计 点阵的动态显示-A programme of VHDL developed in MAXplus 2 to display one s name in a shifting way.
fir
- 真正意思上的fir滤波器课程设计，基于quartus II9.0的vhdl代码。有原理图输入和例化元件-The real meaning of the fir filter design program, based on quartus II9.0 the vhdl code. A schematic of components and cases
poc
- The purpose of this project is to design and simulate a parallel output controller (POC) which acts an interface between system bus and printer. The Altera’s Maxplus II EDA tool is recommended and provided for simulation.