CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 资源下载 源码下载 搜索资源 - verilog串口收发

搜索资源列表

  1. 串口通信收发模块

    0下载:
  2. verilog编写的串口通信的接收模块和发送模块,经过仿真有效
  3. 所属分类:VHDL编程

    • 发布日期:2012-06-12
    • 文件大小:398522
    • 提供者:hjchen5949
  1. FPGA-URAT.rar

    0下载:
  2. FPGA与PC串口自动收发程序,verilog源程序,FPGA and the PC serial port automatically sending and receiving process, verilog source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:2589
    • 提供者:niuqs
  1. my_232

    0下载:
  2. verilog 232串口收发程序 在开发板上测试成功过-verilog 232 serial port transceiver program already had some success in the development of on-board test ^ ^
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:599962
    • 提供者:guoyishi
  1. uart_EP3C16_FIFO

    1下载:
  2. Verilog编写的串口RS232收发字符串程序,使用FIFO作为数据缓冲区,有效收发字符串长度为256字节,解决了利用串口调试工具与FPGA通讯只能收发单字节的问题.-Programs for uart/RS232, it can receive and transmit strings.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-11-10
    • 文件大小:6756352
    • 提供者:515666524
  1. sim_uart

    0下载:
  2. uart 收发器 verilog 代码,实现自收发功能 sys clk = 25m, baud 9600 停止位1, 无校验位; 代码实现了串口自收发功能,及把从 PC 收到的内容都发送会 PC, 其他波特率,自行修改代码即可,在 alter 的FPGA 上调试通过; -verilog code uart transceiver to achieve self-transceiver function sys clk = 25m, baud 9600 1 stop bit, no par
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:2434
    • 提供者:周西东
  1. Verilog-uart

    0下载:
  2. Verilog状态机实现的串口串口收发模块 -Verilog state machine for uart
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1205330
    • 提供者:fu
  1. uart_verilog

    0下载:
  2. 一个VERILOG串口收发的例子,可以收发单字节,适当加小量代码就可实现任意字节的接收。-VERILOG a serial port to receive example, can receive a single byte, appropriate to add a small amount of code can be any byte receive.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:76112
    • 提供者:毛毛雨0410
  1. verilog串口收发模块程序

    2下载:
  2. 基于verilogHDL语言的RS232串口收发模块程序
  3. 所属分类:VHDL编程

    • 发布日期:2013-01-17
    • 文件大小:277504
    • 提供者:zhang_q
  1. FPGA-rs232(verilog)-2

    0下载:
  2. FPGA rs232串口收发程序,3个程序任意选择,全部可用-FPGA rs232 serial transceiver procedures, three procedures arbitrarily selected, all available
  3. 所属分类:Other systems

    • 发布日期:2017-04-26
    • 文件大小:100682
    • 提供者:xy
  1. LAB9_UART

    0下载:
  2. Verilog串口收发的程序及说明。。。。。。(Verilog rx_uart r_uart x_uart)
  3. 所属分类:其他

    • 发布日期:2017-12-21
    • 文件大小:4503552
    • 提供者:wswdcg
  1. uart

    0下载:
  2. 一个具有固定波特率的 UART 串口收发器,可以实现 串口收发器,可以实现 9600 波特率的串口通信, 能够与 PC 机串口进行通信,支持 8 比特数据位、 1 比特停止位、无校验硬件流控模式(A fixed baud rate UART serial transceiver, can realize serial transceiver, can achieve 9600 baud rate serial communication, and can communicate with PC
  3. 所属分类:串口编程

    • 发布日期:2018-01-05
    • 文件大小:452608
    • 提供者:寒山
  1. verilog串口通信程序

    1下载:
  2. 串口通信程序,用于fpga的串口收发,并讲解了串口通信原理。(Serial communication program is used to receive and transmit the serial port of FPGA, and the principle of serial communication is explained.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-08
    • 文件大小:104448
    • 提供者:yanyan5927
  1. uart

    0下载:
  2. 串口发送接收模块,verilog语言,可用来做hdl设计的仿真(used for test for Uart interface in FPGA)
  3. 所属分类:串口编程

    • 发布日期:2018-04-20
    • 文件大小:1024
    • 提供者:daisyli
  1. uart_fifo_n

    0下载:
  2. verilog 带fifo的串口收发模块(verilog uart with fifo)
  3. 所属分类:其他

    • 发布日期:2018-04-29
    • 文件大小:7583744
    • 提供者:yxsheron
  1. uart

    0下载:
  2. 用verilog实现UART串口收发。状态机形式实现,波特率可调(Use verilog to achieve UART serial transceiver. State machine form, adjustable baud rate)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-29
    • 文件大小:3265536
    • 提供者:zhaodameng
  1. UART发送接收奇偶校验

    1下载:
  2. 状态机,串口收发,以及奇偶校验。 even_parity.v奇偶校验; receive_byte.v字节接收; send_byte.v字节发送(state machine,UART even_parity.v even parity; receive_byte.v receiving byte; send_byte.v sending byte)
  3. 所属分类:串口编程

    • 发布日期:2018-04-29
    • 文件大小:2048
    • 提供者:陈宇晨
  1. FPAG UART Verilog

    0下载:
  2. FPGA实现URAT,实现异步串口收发控制(FPGA implements URAT to realize asynchronous serial port and transceiver control)
  3. 所属分类:其他

    • 发布日期:2018-05-01
    • 文件大小:2048
    • 提供者:zj剑影
  1. uart

    0下载:
  2. 此上传文件实现的功能就是FPGA里实现从PC接收数据,然后把接收到的数据发回去。 使用的是串口UART协议进行收发数据。(The function of this upload file is to receive data from PC in FPGA and send back the received data.The serial port UART protocol is used to receive and receive data.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-03
    • 文件大小:1649664
    • 提供者:木子桶
  1. uart

    1下载:
  2. 实现串口的收发,可以稳定的运行,经过测试,可以完全应用于项目中。(The implementation of the serial port and transceiver, can run stable)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2020-05-07
    • 文件大小:7168
    • 提供者:小网忒小
  1. 基于FPGA与PC串口自收发通信-Verilog

    1下载:
  2. 基于FPGA与PC串口自收发通信-Verilog(Self-transceiving Communication Based on FPGA and PC Serial Port-Verilog)
  3. 所属分类:其他

« 12 3 4 »
搜珍网 www.dssz.com