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digital-frequency
- 数字频率计 采用Verilog语言编写，分为8个模块，分别是计数器，门控，分频，寄存器，多路选择，动态位选择，BCD译码模块-Digital frequency meter using Verilog language, divided into eight modules, namely, the counter, gated, frequency, register, multiplexer, Dynamic Choice, BCD decoding module
74HC164
- 单片机与74HC164数码管显示应用，0~F的自动显示功能-74HC164 microcontroller and digital control applications, 0 ~ F automatic display
verilog_program
- 各种初学Verilog者需要练习的实例代码集锦，包含加法器，BCD计数器，2分频，交通灯等等！-Beginners need to practice a variety of examples of Verilog code highlights, including the adder, BCD counters, 2 frequency, traffic lights and more!
yimaqi
- 计数型数码管译码器的设计，其与CD40110具有相同的功能-Counting the design of digital control decoder, which has the same function with the CD40110
adc
- 设计ADC控制器，Verilog代码.利用有限状态机设计方法在FPGA上设计ADC0809的接口控制器，采样结果送到数码管显示出来。-ADC controller design, Verilog code using finite state machine design in the FPGA design ADC0809 interface controller, the sampling results to the digital display.
verilog-process
- led_count 1-60显示数码管 s1按键复位-led_count 1-60 s1 digital display reset button
DE2-VGA-LED
- verilog HDL 语言编写的，FPGA的数码管和VGA的显示。调用时不必修改源码，只需引脚映射对就可以-verilog HDL language, FPGA digital and VGA display. Call without having to modify source code, you can just pin on the map
DS1302-driver--verilog
- 用 verilog语言 实现 DS1302 写时、分、秒 和 读 秒 并显示数码管上- driver program implementation of DS1302 chip by verilog
verilog-HDL-Divider
- 两个3位二进制数的除法，结果（整数商）输出到数码管显示-Division, the result (integer quotient of two 3-bit binary number) output to the digital display
UART_RS232(verilog)
- /本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位，8个数据位，1个结束位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实现相应的波特率。程序当前设定的div_par 的值是0x145，对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通信同步.程序的工作过程是：串口处于全双工工作
clock-verilog
- 数字钟，功能：12时/24时切换显示，校时,时间很准（4位数码管显示），内含sof，pof，tcl，四个文件，在开发板C1上已实现-digital clock ，
Verilog
- 七段数码管译码器.(Verilog)[FPGA]第一个Verilog程序,七段共阴数码管摸索了好几天,终于能完成敲入代码、综合、仿真、绑定引脚至下载的全套工作了 -. 七段数码管的lookup table module SEG7_LUT ( input [3:0] iDIG, output reg [6:0] oSEG ) always@(iDIG) begin case(iDIG) 4 h1: oSEG = 7 b1111
shumaguan-Verilog
- 简单的数码管电路设计实现代码 verilog-Simple digital circuit design implementation code verilog
project3
- verilog 数码管循环显示两位数 可清零-verilog double-digit digital display can be cleared cycle
Verilog-DS1302
- 用Verilog语言编写的在FPGA上实现DS1302数码管显示时间的功能-Verilog DS1302.rar
verilog-traffic
- 模拟一个简单的十字路口交通灯（各个只有红绿黄灯，没有转弯灯）。交通灯一共有4 个状态，一是倒计时60 秒，同时亮南北方向绿灯、东西方向红灯；二是倒计时5 秒，同时数码管闪烁显示‘0’，同时亮南北方向红灯、东西方向黄灯；三是倒计时30 秒，东西方向亮红灯、南北方向绿灯；四是倒计时5 秒，数码管闪烁显示‘0’，东西方向亮黄、南北方向红灯。四个状态循环就构成了一个简单的交通灯（未了降低难度，我们设计简化交通灯，与真实情况不太一样）。-Simulate a simple intersection tra
verilog
- 一些简单的Verilog代码，小例程，比如求平均值、七段数码管-Some simple Verilog code, small routines, such as averaging, seven digital tubes and so on
Judgment-leap-year-by-Verilog
- Verilog的闰年实现，已经在数码管显示中正确实现-Verilog realize the leap year, has been correctly implemented in the digital display
traffic-light-Verilog
- 交通灯分为X组和Y组，每组包括了2位倒计时数码管和红黄绿三色LED信号灯（每组包括﹢、-两小组，显示内容一样），考虑到应用需求，要求芯片可通过I2C接口连接到上位机，以调节内部控制寄存器,此为Verilog代码，包含led、seg、timer等模块。-Traffic lights are divided into groups X and Y groups, each including two digital countdown yellow-green and red LED lights
15_number_mod
- 通过verilog语言实现在数字递增，并在数码管上显示(Through the Verilog language, in digital increments, and in the digital tube display)