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FPGA_test_frequency
- 本原码是基于Verilog HDL语言的FPGA原程序,主要用于测频率,特点主要是可以更快地测频。实时性更高。-primitive code is based on Verilog HDL FPGA original program, mainly for the measurement frequency, the main features can be faster frequency measurement. Real-time higher.
9.4_PULSE_FRE
- 基于Verilog-HDL的硬件电路的实现 9.4 脉冲频率的测量与显示 9.4.1 脉冲频率的测量原理 9.4.2 频率计的工作原理 9.4.3 频率测量模块的设计与实现 9.4.4 while循环语句的使用方法 9.4.5 门控信号发生模块的设计与实现 9.4.6 频率计的Verilog-HDL描述 9.4.7 频率计的硬件实现 -based on Verilog-HDL hardware Circuit of
verilogshejiMiLeJIEMAQI
- 用verilog设计密勒解码器 一、题目: 设计一个密勒解码器电路 二、输入信号: 1. DIN:输入数据 2. CLK:频率为2MHz的方波,占空比为50% 3. RESET:复位信号,低有效 三、输入信号说明: 输入数据为串行改进密勒码,每个码元持续时间为8μs,即16个CLK时钟;数据流是由A、B、C三种信号组成; A:前8个时钟保持“1”,接着5个时钟变为“0”,最后3个时钟为“1”。 B:在整个码元持续时间内都没有出现“0”,即连续16个时钟保
DDS_Power
- FPGA上的VERILOG语言编程。通过查找表实现直接数字频率合成。在主控部分通过键盘选择正弦波,方波,三角波,斜波,以及四种波形的任意两种的叠加,以及四种波形的叠加;通过控制频率控制字C的大小,以控制输出波形频率,实现1Hz的微调;通过地址变换实现波形相位256级可调;通过DAC0832使波形幅值256级可调;通过FPGA内部RAM实现波形存储回放;并实现了每秒100HZ扫频。-FPGA on the verilog language programming. Lookup table thr
fcout
- 频率计源代码,性能很好,verilog写的,顶层原理图,底层语言写的,效果很好,开发环境为quartus-Cymometer source code, good performance, verilog written by the top diagram, the bottom language was written. good effect, and development environment for quartus
DDSFPGA_cylone
- dds设计,花了一个星期做的,verilog写的,可生成多种波形,频率范围可上M,性能不错。-dds design, spent a week doing, verilog written, multiple waveform generation, frequency range available on the M, good performance.
DDS+51
- 本程序功能: DDS文件夹内的程序,完成直接数字频率合成功能,有正弦,三角,方波三种波形,并能扫频. 可通过键盘操作设置频率参数和选择波形种类和控制运行. 由两部分组成,\"C\"文件夹内,是用于在 51 单片机上运行的 C语言程序, \"Verilog\"文件夹内,是用Verilog语言编写的 FPGA 程序.-this program functions : DDS folder procedures, complete direct digital frequency s
FPGA--DDS-PhaseMeasure
- Verilog实现的DDS正弦信号发生器和测频测相模块,DDS模块可产生两路频率和相位差均可预置调整的值正弦波,频率范围为20Hz-5MHz,相位范围为0°-359°,测量的数据通过引脚传输给单片机,单片机进行计算和显示。
8stepSymmetryCoefficientFilter
- 8阶对称系数并行FIR滤波器(verilog)用作数字滤波,系数可调。根据实际截止频率决定。
dds_quicklogic
- 这是quicklogic公司的直接频率合成(DDS)Verilog代码
Freq
- 简易数字频率计,用Verilog HDL编写的,基于Quartus II实现,结构清晰,功能较为全面,能满足简单的频率测量要求
iic
- iic 总线 verilog 源代码 标准i2c总线, 有sda scl 时钟,频率自定
AD9852
- 数字频率合成器芯片AD9852 的配置文件,HDL级的Verilog代码
equal_precision_cymometer
- 采用等精度测频原理的频率计的程序与仿真,用verilog语言实现,可以仿真综合得到所想时序!
VerilogHDL_counter
- 采用Verilog HDL语言编写的数字频率计,被测波形分别为方波、三角波和正弦波;采用6个数码管显示结果,三档量程可调,工程价值很高,
24c01
- 基于Verilog-HDL的硬件电路的实现 9.4 脉冲频率的测量与显示
onehehe
- verilog设计的4位频率计,可以测量方波、三角波、正弦波;测量范围10Hz~10MHz,测量分辨率1Hz,测量误差1 Hz;测量通道灵敏度50mv
single
- verilog 我自己写得按单脉冲发生器,通过了综合和仿真,和频率可变的正弦波发生器,
Frequency_divider
- 用VERILOG HDL实现的任意 频率分频器源代码,是一个通用的程序
多功能高精度信号发生器的设计
- 摘要:直接数字频率合成(DDS)是七十年代初提出的一种新的频率合技术,其数字结构满足了现代电子系统的许多要求,因而得到了迅速地发展。现场可编程门阵列器件(FPGA)的出现,改变了现代电子数字系统的设计方法,提出了一种全新的设计模式。本设计结合这两项技术,并利用单片机控制灵活的特点,开发了一种新的函数波形发生器。在实现过程中,本设计选用了Altera公司的EP1C6Q240C8芯片作为产生波形数据的主芯片,充分利用了该芯片的超大集成性和快速性。在控制芯片上选用了AT89C51单片机作为控制芯片。本