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HAPF_SLAVE2
- 高压链式SVG控制用FPGA的verilog程序,其中包括SPI,16路SCI同步通讯模块程序,保护自锁功能程序,基于滞环的无功功率检测和补偿策略;还包括FPGA和DSP之间通过总线方式进行数据的快速交互等;程序完整-SVG high voltage chain of verilog FPGA control procedures, including SPI, 16 road SCI synchronous communication module procedures to protect
gsm_ddc
- 基于GSM的数字下变频代码,能够直接生成Verilog代码,需要Synplify DSP 支持。-GSM DDC code. This Model can directly generate RTL code via Synplify DSP.
BPSK_receiver
- BPSK接收机设计,能够通过Synplify DSP直接生成Verilog代码。-BPSK Reciver model. This simulink model can generate RTL code via Synplify DSP.
dct2d
- 2D-DCT, 二维离散余弦变换模型。能够通过Synplify DSP生成Verilog代码 -2D-DCT model. This simulink model can generate RTL code via Synplify DSP.
FPGA_DSP
- 《FPGA数字信号处理与工程应用实践附光盘》配套源代码-FPGA DSP and their applications with verilog HDL