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  1. watch_dog_rtl_source

    0下载：
  2. Watchdog timer verilog RTL code

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-02
    • 文件大小：10.03kb
    • 提供者：Chris

  1. watchdog

    2下载：
  2. 看门狗定时器Verilog源码；用于MCU的辅助模块，定时特定的时间来做硬件复位，是用于避免固件跑死的一个机制。-Watchdog verilog source.

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-03-28
    • 文件大小：4.24kb
    • 提供者：郑佛少
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