搜索资源列表
edge-test
- Verilog HDL边沿检测主要有上升沿和下降沿检测-Verilog HDL edge detection are rising and falling edge detection
key_detect
- 按键检测去抖源代码，默认输入时钟为100Mhz，有上升沿、下降沿双沿检测机制。-key detect soure code,you can detect rising or falling .
边沿检测
- 按钮的边沿检测 左工业控制的人的都需要的 可以改成下降沿 可以做成上升沿(Button edge detection, left industrial control of the human needs can be changed to the falling edge can be made into the rising edge)
fpga_instantiation
- spi通讯协议，采用第三种CPOL=1，CPHA=1，（1）通过边沿检测技术得出SCK上升沿与下降沿标志,用于下面状态机中的数据采样及发送。 （2）根据时序图，采用1个状态机分别在SCK上升沿实现数据采样（该固件未调用下降沿数据发送）。无论是采样还是发送，都是高位在前，从Bit[7]到Bit[0]，共8位数据。将采集到的八位数据存放入一个16位寄存器中。(SPI communication protocol, using third kinds of CPOL=1, CPHA=1, (1) t
edge
- FPGA实现下降沿边沿检测源代码，包含工程(FPGA implements edge detection source code, including engineering)