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jiafaqi
- 实现四位加法器的VHDL代码，里面含有全加器的代码-achieve four Adder VHDL code, which contains the full adder code
Afixed-pointbasecomplementdivider
- 由寄存器,全加器,移位寄存器,计数器,触发器和门电路构成补码一位除法器,将开关设定的补码形式出现的除数,被除数存入相应寄存器中.能用单脉冲按步演示运算全过程.
h_adder
- 本文件包是在MAX+plus II 软件环境下实现全加器的逻辑功能
1002016p_Sa
- 设计一个两位全加器，并用发光二极管显示结果。全加器的三个输入（二个数字输入，一个进位输入）用实验箱中W1,SW2,SW3控制，二个输出用发光管LED1,LED2显示。整个设计采用层次设计方法，顶层文件采用原理图输入法。整个电路设计思路分三部分： 1半加器电路设计； 2.全加器电路设计，是在半加器的基础上设计的； 3.数据输入，输出电路设计。
Example-3-1
- 该程序是用quartus II作为开发工具，用verilog语言编写，实现全加器功能的实例。对初学者很有意义
ADDER4B
- 此程序是用VHDL硬件描述语言编写的,实现四位全加器的功能-This procedure is used VHDL hardware descr iption languages, the realization of the four full-adder function
f__adder
- 全加器，半加器，或语句，三个建在一个文件中就可以用了-Full adder, half adder, or statement, three built in one file can be used
bitadder
- 一位全加器，VERILOG实现，包括测试文件，测试可用，欢迎下载，共同学习-A full adder, VERILOG implementation, including test papers, test available, please download, a common study
adder17
- 实现17位加法，利用一个16位超前进位加法器和一个一位全加器构成的一个有进位输入和进位输出的17加法器，并且16位加法器利用的使四位超前进位加法器构成。它在booth乘法器设计中经常用到。可以使初学者对模块的调用了解更加透彻。-Adder 17 to achieve the use of a 16-bit CLA, and a one-bit full adder composed of a binary input and binary output of the adder 17, and
testZ
- 八位加法器的原理图实现方法和一位半加器 全加器的原理图实现-Eight adder schematic diagram of the method and a half adder full adder schematic diagram of the realization of
FAdder
- 全加器的设计，实现二进制的加法，一个输出为进位，一个输出为计算值。
add4bit
- 一位全加器的VHDL源码与TEST BENCH.XILINX下通过-A full adder and the VHDL source code through TEST BENCH.XILINX
f_adder
- 一位加法全加器，可以实现低位进位输入和高位进位输出。-full adder
full_aller
- 这是基于VHDL的一位全加器设计的程序，分析过程全面-This is based on a full adder VHDL design process, a comprehensive analysis process
f_adder
- 1位全加器，原理图设计，包括波形仿真，和打包，可以直接在Quartus6..0中直接使用-A full adder, schematic design, including the waveform simulation
sy1_yt
- 在max-plus 环境下使用vhdl语言实现用半加器组成全加器的功能。-In the max-plus environment, using vhdl language component with half adder full adder function.
xor4b
- 实现四位全加器，为初学者提供参考说明，对VHDL语言有一定了解(it's a addler of four bits,which is designed for the new learner of VHDL language)
xor8b
- 实现8位全加器，为初学者提供参考，对VHDL语言有一定了解(It's a addler of 8 bits,which is designed for new learners)
add8
- 8*8位全加器的代码 verilog语言，包含测试文件(8*8-bit full adder code verilog)
实验二
- 里面是全加器的代码，共五种，分别用不同语句写的(There are five kinds of code in it, which are written in different sentences.)