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ana
- 使用VHDL設計一個適用於ETSI OFDM的時間和頻率同步處理器-use of a VHDL design ETSI OFDM applied to the time and frequency synchronization Processor
wave
- 波形发生器的vhdl源代码，6个通道同步
fpga_vga_sync_block
- altera fpga 基于vhdl,实现vga的同步block.
asic_design
- 华为,大规模逻辑设计指导书,规格详细，包括：VHDL编写规范，Verilog编写规范，asic设计方法，同步电路设计规则，vhdl电路设计，代码可重用设计，
jishuqi.rar
- 描述的是一个带有异步复位和同步时钟使能的十进制加法计算器,,With reset and clock enable decimal calculator
TS_sychrous_check
- 该模块主要用于MEPGII TS流同步检测。当连续检测到3个TS包同步时，输出一个同步有效信号，在该同步信号的驱动下，TS包写入FIFO中。该模块对检测TS包的有无及是否同步特别有效，希望对做数字电视的朋友有所帮助。-The module is mainly used for synchronous detection MEPGII TS stream. When detected in three consecutive TS packets simultaneously, the outpu
shuzifujieqi
- 主要给出准循环的LDPC码编码实现方法，译码方法选择，并给出了帧同步的解决方法-Give the main quasi-cyclic LDPC codes achieve coding method, decoding method of selection, and give the frame synchronization solution
division
- 带同步复位的状态机,适用于VHDL语言操作,对于初学者或是深入的人都适宜-replacement_state_bar
pcm
- 1）．输入码流DATA，速率为2.04Mb/S；每帧256bit，其中前8bit为帧同步码；偶数帧的帧同步码为10011011，奇数帧的帧同步码为110XXXXX（X为任意值）。 2）．系统初始状态为失步态，失步信号FLOSS输出低电平，电路在输入码流里逐比特搜寻同步码，当搜寻到第一个偶帧同步码后，电路转为逐帧搜寻，当连续三帧均正确地搜寻到同步码后，系统状态转为同步态，失步信号输出高电平；否则电路重新进入逐比特搜寻状态。 3）．系统处于同步态后，当连续四帧检出的同步码均错误，则系统转为
adder
- 基本组合电路 含异步清零和同步时钟的加法计数器-Basic combinational circuits with asynchronous clear and the addition of synchronous clock counter
weitongbu
- 用数字锁相环实现位同步信号提取，包含各个模块的电路设计程序。-To achieve bit synchronization with digital phase-locked loop signal extraction, each module contains the circuit design process.
fj
- 从视频信号中分离出场同步、行同步、场消隐、行消隐等同步信号，用VHDL实现。-Separated from the video signal played simultaneously, line synchronization, field blanking, line blanking and other synchronous signals, using VHDL implementation.
gg
- 这代码讲述的是位同步信号的VHDL实现,希望喜欢,-realization of bit synchronized signal with VHDL
MCTP1
- Vhdl 同步FIFO设计 该FIFO 实现方案比传统方式简单,工作速度频率高-Vhdl synchronous FIFO design of the FIFO implementations simpler than traditional, high working speed frequency
weitongbu
- 基于fpga的位同步信号提取仿真 使用vhdl语言 quartus-To use vhdl language quartus fpga bit synchronization signal extraction-based simulation
shiyan2
- 含异步清0和同步时钟使能的加法计数器的设计，可以从0加到99，使用VHDL语言-Cleared containing asynchronous and synchronous clock enable the addition of counter design, added to 99 can range 0, the use of VHDL language
永磁同步电机逆变器的设计
- 永磁同步三相交流电逆变器电路设计和VHDL设计(Circuit design and VHDL design of permanent magnet synchronous three phase alternating current inverter)
kebenchengxu
- VHDL代码，一些课本的小程序。包含3线-8线译码器，4选1选择器，6层电梯，8线-3线编码器，8线-3线优先编码器，8选1，BCD-7段显示译码器真值表，半加器，摩尔状态机，数字频率计，数字时钟，同步计数器，序列检测器的设计，序列信号发生器，一般状态机等等。(The small program of some textbooks. Includes 3 -8 decoder, 4 1 selector, 6 elevator, line 8 Line 8 line -3 encoder, -3
counter4b
- Vivado同步计数器VHDL设计 具有异步复位和同步预置数功能 同步计数器同步计数器同步计数器(The Vivado synchronous counter VHDL is designed with asynchronous reset and synchronous preset function, synchronous counter, synchronous counter and synchronous counter.)