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cnt60
- 同步计数器和异步计数器在设计时有哪些区别?试用 六进制计数器和一个十进制计数器构成一个六十进制同步计数器。-synchronous and asynchronous counter counter in the design these differences? 6 probation and 229 counters constitute a decimal counter a six decimal synchronous counter.
cont60
- 这个压缩程序包含两个60进制计数器的源代码,可供习惯不同编程风格的用户使用
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- cnt6.bdf 六进制约翰逊计数器 counters.vhd 不同功能的简单计数器 count60.vhd 60进制计数器 count60.bdf 60进制计数器 counter_1024.vhd 8位二进制计数器 counter_1m.vhd 16位二进制计数器 counter.vhd N进制计数器-M Johnson cnt6.bdf six different functions counters.vhd counter simple counter count
q
- 数字钟是一个将“时”“分”“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时;显示满刻度为23时59分59秒,另外具备校时功能和报时功能。因此,一个基本的数字钟电路主要由“时”“分”“秒”计数器校时电路组成。将标准秒信号送入“秒计数器”,“秒计数器”采用60进制计数器,每累加60秒发送一个“分脉冲”信号,该信号将被送到“时计数器”。“时计数器”采用24进制计数器,可实现对一天24小时的累计。译码显示电路将“时”“分”“秒”计数器的输出状态六段显示译码器译码。通过六位LED七段显示器显示出
60jinzhijiafajishuqi
- 60进制加法计数器设计时主要采用数电知识,采用清零法和反馈置数法进行电路设计。用两片74161,采用反馈清零法进行电路设计,此时相当于设计两个加法计数器,左边的是高位片,此时的高位片在电路中相当于是一片六进制的加法计数器,逢六进清零,右边的是低位片,相当于一个十进制的加法计数器,逢十清零,此电路采用置零法与反馈清零法用multisim中进行仿真-60 Counter-band adder design using a number of major electricity knowledge,
jdj
- 60进制计数器是数字系统中常用的时序电路。尽供大家参考。-60 Counter-band digital systems are commonly used in sequential circuits. Do for your reference.
clock
- 60进制计数器,采用十分简便的方法,能够很快速的完成计数功能。-60 M-ary counter, using a very simple way to very quickly complete the count function.
example3
- Example3 加/减法计数器 本例程实现的是一个加/减8 进制计数器。其中包括时钟输入、使能信号、加减控制信 号、复位信号、三位输入和一位进位位。 -Example3 add/subtract counter implementation of this routine is a plus/minus 8 binary counter. These include the clock input enable signal, addition and subtractio
counter_5_reversible
- 带置位的同步可逆(加1或减1)5进制计数器。-Reversible synchronous with the set (plus one or minus 1) 5 binary counter.
2222
- 16进制译码显示 计数 译码显示 异步16进制计数器-16进制译码显示 计数 译码显示 异步16进制计数器
vhdl
- 100进制计数器的设计 -100 binary counter design
xyz123
- 用VHDL写的60进制计数器 用VHDL写的60进制计数器-Written in VHDL, using 60 binary counter binary counter 60 written in VHDL using VHDL written in 60 binary counter
clock1
- 24进制计数器,可循环计数,用于24小时计数!-24 binary counter, counting can be recycled for 24 hours counting!
clock
- clockVHDL数字钟模块CNT60_2 该模块为60进制计数器,计时输出为秒的数值,在计时到59时送出进位信号CO,因为硬件有延时,所以模块CNT60_2在此模块变为00时加1,符合实际。-clockVHDLCapable of normal hours, minutes, seconds, chronograph functions, six digital tube display 24h, 60min, 60s. Sa key is pressed, the timer incre
bcd60counter
- 同步的60进制计数器 均用四位二进制表示-60 synchronous binary counter with four binary
count60
- 60进制计数器 可以在60个数内计数 并有开始停止功能-60 binary counter can count and 60 the number of start stop function
counter60
- ise环境下用hdl语言编写的60进制计数器,已调试通过-60 binary counter
kebianjishuqi
- Verilg HDL语言编写实现进制计数器切换,包括模9、模6、模4、和模8加法计数器,通过按键输入,消抖,数码管显示。开发环境:ISE14.7-Verilg HDL language to achieve binary counter switch, including die 9, die 6, die 4, and die 8 adder counter, through the key input, eliminate jitter, digital display. Developme
波浪型计数器
- 设计一个计数器,输入计数脉冲和清零信号,输出2位16进制计数值。计数器的计数规律如下:清零信号有效时输出0,计数脉冲上升沿时,输出由0递增到ff,再递减到1,然后在递增到fe,再递减到2,再递增,按如此规律反复计数。(A counter is designed, the count pulse and the zero signal are input, and the 2 - bit 16 - digit number is output. The counting rule of the c
plj
- 使用vhdl语言原件例化设计数字频率计,并用6位7段数码管计数。模块包括:十进制计数器,6位10进制计数器,Reg24 锁存器、Fp 分频器、Ctrl 频率控制器、Disp 动态显示。(The digital frequency meter is designed by using VHDL language as an example and counted by 6-bit 7-segment digital tube. Modules include: decimal counter, 6