最简单的ASP计数器，实现了计数器数据的初始化、保存和读取。使用时，只需调用读取函数即可，非常简便！也很适用初学者。同时，本程序可以自由设定数据显示的最短长度（实际长度随实际数据而定），也可以设定文字或图片的方式显示(displayMode设置为1为文字，2为图片)，若设置为图片显示，请自己网上搜索对应0-9的数字图片，并放于你需要的目录即可。-The most simple ASP counter realized initialize counter data, save and read.

Verilg HDL语言编写实现进制计数器切换，包括模9、模6、模4、和模8加法计数器，通过按键输入，消抖，数码管显示。开发环境：ISE14.7-Verilg HDL language to achieve binary counter switch, including die 9, die 6, die 4, and die 8 adder counter, through the key input, eliminate jitter, digital display. Developme

Counter up to 9 Display - VHDL Project

分频器分频为2Hz后，使计数时间变为0.5秒一个，将此时的频率传给计数器，计数器计数的变化时间就变为0.5秒一变然后再用数码管显示出数字的变化，即可得到一个从0~9变化的计时器。 文件名为随便起的项目名称，使用时如果更改需要和代码中的实体名等一起更改(Frequency divider for 2Hz, the counting time is 0.5 seconds a, the frequency to change the time counter counter becomes 0.