FPGA课程中，实验四电子琴设计代码。它可实现分频计时器，顶层调用等功能。-FPGA courses, experimental four flower design code. It can achieve divide timer, top calls and other functions.

秒表计数（verilog）可以实现百分秒，秒，分的计数60进制，可以暂停，复位(Stopwatch count (Verilog) can achieve 100 seconds, seconds, the count is 60 hexadecimal, you can pause, reset)

设计一个用于篮球比赛的定时器。要求： （1）定时时间为24秒，按递减方式计时，每隔1秒，定时器减1； （2）定时器的时间用两位数码管显示； （3）设置两个外部控制开关，开关K1控制定时器的直接复位/启动计时，开关K2控制定时器的暂停/连续计时；当定时器递减计时到零（即定时时间到）时，定时器保持零不变，同时发出报警信号，报警信号用一个发光二极管指示。 （4）输入时钟脉冲的频率为50MHz。 （5）用Verilog HDL语言设计，用Modelsim软件做功能仿真，用Quartus II综