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PLL_PLV
- 锁相回路可视为一个输出相位和输入相位的回授系统用以同步输入参考讯号和回授后输出信号。并让其操作同样的频率。如(图一)所示，简单锁相回路[3,4]是由三个电路构成，分别为相位侦测器（Phase Detector）、回路滤波器（Loop Filter）、压控荡器（VCO）-phase-locked loop can be regarded as a phase output and input phase feedback system for synchronous reference input
chA
- phase frequency detector verilog
dianneng
- 使用labview7.1编写的一个简单的虚拟电能质量检测仪，监测参数包括电压偏差、频率偏差、频域谐波分析、电压波动、三相不平衡度等。-Labview7.1 prepared using a simple detector of virtual power quality, monitoring parameters, including voltage deviation, frequency deviation, frequency-domain harmonic analysis, volt
Verilog-Code
- Verilog source code by James Patchell: - Delta Sigma Modulator for doing Digital->Analog Conversion - Aquad-bquad phase detector - Uart Reciever - Uart Transmitter - One shot
8PSK
- M=8PSK通信系统的MonteCarlo仿真，检测器的检测算法按照最接近接收信号相位的方法选为信号点。-M = 8PSK communication system Monte Carlo simulation, detector detection algorithm according to the method closest to the received signal phase is selected to signal point.
DropOut深度网络
- 深度神经网络在测试时面对如此大的网络是很难克服过拟合问题的。 Dropout能够很好地解决这个问题。通过阻止特征检测器的共同作用来提高神经网络的性能。这种方法的关键步骤在于训练时随机丢失网络的节点单元包括与之连接的网络权值。在训练的时候，Dropout方法可以使得网络变得更为简单紧凑。在测试阶段，通过Dropout训练得到的网络能够更准确地预测网络的输出。这种方式有效的减少了网络的过拟合问题，并且比其他正则化的方法有了更明显的提升。 本文通过一个简单的实验来比较使用Dropout方法前后网络
并网逆变器中全软件锁相环的设计与实现
- 讲述并网逆变器中全软件锁相环的设计与实现，，即检测基波正序分量的电网电压不平衡和扭曲的条件下。明确地,提出了一种积极的基于一种新的序列检测器双同步坐标系的解耦锁相环（双dq–PLL），完全消除了检测误差传统的同步参考框架（SRF–锁相环PLL）(and implementation of all software phase-locked loop in grid connected inverter is described, that is, detecting the positive a
bin
- 针对于微弱信号检测使用相敏检波器将微弱信号放大并重现，代码简单，适合初学者(For weak signal detection, phase sensitive detector is used to amplify and reproduce the weak signal. The code is simple and suitable for beginners)