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clock
- verilog编写的时钟控制程序，在xilinx芯片上开发。具有案件防抖等考虑，
CLOCK
- 文通过ALTERA公司的quartus II软件，用Verilog HDL语言完成多功能数字钟的设计。主要完成的功能为：计时功能，24小时制计时显示；通过七段数码管动态显示时间；校时设置功能，可分别设置时、分、秒；跑表的启动、停止 、保持显示和清除。-Through the ALTERA company quartus II software, using Verilog HDL language to complete the design of multi-function digital
digitalclock
- Verilog数字时钟 实现24小时的监控，用七段码显示出来，包含时序图等 在ISE下仿真-digital clock Verilog
clock
- 实现时钟的计时、报时功能，verilog实现。-To achieve time clock, timekeeping functions, verilog achieve.
spi.tar
- This is a verilog code used oversampled clock to implement SPI slave. Also include C code for a ARM processor as the SPI master-This is a verilog code used oversampled clock to implement SPI slave
SDH
- SDH的有关介绍，包括： SDH介绍.pdf， SDH传输时隙环回定位故障.pdf， SDH传输网的时钟优化.pdf。-SDH relevant, including: SDH introduced. Pdf, SDH transmission slot Fault Circular. Pdf, SDH transmission network optimization of the clock. Pdf.
RTC
- verilog编写的RTC（实时时钟）包含APB总线接口、时钟计时部分等-verilog prepared by the RTC (real time clock) contains APB bus interface, clock time some other
verilog
- verilog code for a microwave controller with clock output, clock time setting input, power control input+output, cooking timer setup, door open light, cooking complete buzzer output. Four push buttons provide following active low input signal
clk_div
- 分频计数器verilog源代码,包括实验说明文档,清晰易懂.-this code can easily be understood and teaches you how to divide the clock.
verilog
- 设计可以对两个运动员赛跑计时的秒表:(1）只有时钟（clk）和一个按键（key），每按一次，key是持续一个时钟周期的高电平脉冲 （2）秒表输出用0－59的整数表示 （3）key： （A）按一下key，开始计数； （B）第一个运动员到终点时第二下key，记住时间，继续计数； （C）二个运动员到时按第三下key，停止计数； （D）然后按第四下key，秒表输出第一个运动员到终点的时间，即按第二下key时记住的计数值； （E）按第五下key，秒表清0。 -Design
Verilog
- 用Verilog语言编写的多功能数字钟，用七段显示时钟-Verilog language, multi-function digital clock clock, seven-segment display
single-clock-CPU
- 单时钟周期CPU，verilog语言编写，quartusII运行-A single clock cycle CPU
hw8
- verilog写的时钟，时钟时钟！ -verilog clock
My-szz-Verilog
- 用硬件描述语言编写的电子钟程序，并可以在试验箱上面实现的-Electronic clock program using a hardware descr iption language, and can be achieved in the chamber above the
Digital-clock
- 本程序是用QUARTUS软件设计的数字钟，采用verilog语言描述-This procedure is to use the QUARTUS software design of digital clock, using verilog language descr iption
clock
- 利用verilog语言实现的一个电子时钟-a clock
verilog-basic
- verilog基础编程，交通指示灯，时钟，LED等类容-Based programming verilog, traffic lights, clock, LED such as capacity
digital--clock
- 用verilog实现的一个简单的数字时钟，已通过仿真验证。-the realization of digital clock on the basis of verilog hdl
zx
- 电子时钟，具有校时校分、设定闹钟、计时的功能(The electronic clock has the function of adjusting time, setting alarm clock and timing)
timer_se
- 数字时钟可以显示分、秒，并通过按键进行复位；数字时钟由四个基本模块组成，顶层模块、分频模块、计数模块、译码显示模块。（1）分频模块 分频器将开发板提供的6MHz时钟信号分频得到周期为1s的控制信号，控制计数器改变状态。（2）计数模块：秒钟和分钟利用两个模60的BCD码计数器实现。计数器分为高4位与低4位分别控制低4位每秒钟加1，变化状态为0~9，低4位状态变化到9时，高4位加1，变化状态为0~5。秒钟计数达到59时，分钟低四位从1开始，每59秒加1，低4位状态变化到9时，高4位加1，变化状态为0